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数据采集存储处理项目报告

都可用)

组员：华、文、杰

一、实验目的

本次实验利用Basys2开发板完成一个开发小项目，即开发AD数据采集存储

处理系统，旨在掌握FPGA开发基本方法以及锻炼解决开发过程中出现问题的能

力。

二、关键词

Basys2、FPGA、AD转换、RAM、串口通信、MATLAB处理

三、方案设计

要实现本次项目，首先确定器件，其次根据器件时序写出模块的使用程序，

最后综合成一个工程，然后进行仿真，上板实验。

本次实验的器件：32M8位模数转换器、Basys2开发板、串口转RS232cp2102

模块、基于三极管的电平转换电路。

选择好器件后，根据器件的时序完成模块的代码书写。

写好AD模块、串口通信模块后，现在就需要处理采样速率与串口通讯速率

不匹配的问题了。根据香农采样定理，采样频率得高于信号频率的两倍才能完成

信号复现，我们这里使用25M的高速采样频率，而串口dps9600传送一个位104us

明显比采样慢许多。所以这里需要解决速率不匹配的问题。我们想到可以利用

FPGA的RAM先存储采样来的数据，然后再提取数据经过串口通信送至PC经由

MATLAB处理。

本次小项目最为关键的是控制好采样与串口通信的时序问题。关于时序的控

制，留到模块介绍里面说明。

方案小结：本次实验基于片内RAM存储AD采样过来的数据，然后待采样完

成后提取数据串口通信至PC，最后经由matlab处理。

四、模块介绍

1.Verilog开发程序介绍

如下给出基于QuartusII绘制出的BlockDiagram图，涵盖了所有的模

块以及模块之间的连线。

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4.1综合模块图

如下给出程序目录（txt格式）：

现在分别介绍各个模块的端口以及功能。

AD外设：电路图、实物图、接口

这个外设提供最大32M采样速率，包括一个模拟信号输入和一个采样时钟输

入以及八个数字信号输出。在每个采样时钟的上升沿输出相应的采样数字信号。

Basys2开发板：

串口通讯模块外设：

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Basys2输出的LVTTL转换成RS232的负逻辑高电平，实现

串口与PC的通信。

它有五个引脚：GND、3.3V、5V、TXD、RXD。在使用中，只使用RXD和GND。

需要注意的是，倘若GND不与FPGA串口的GND连接，那么串口输出的电平，

此模块无法识别，这就是数字地需要共地的重要性。

这里的RXD接Basys的串口输出C6（这是分配的tx输出管脚）。

接线当然用杜邦线的公母线连接。

TOP模块：

TOP模块命名为TEST是当时自己写的非最终版程序用来测试正确性，最