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数字电路与逻辑设计
综合实验
数字钟
学院：信息与通信工程学院
班级：07101
姓名：周银河
学号：070008（08）
指导教师：
一．设计课题的任务要求
1.实验目的：
1.熟练掌握VHDL语言和QuartusⅡ软件的使用；
2.理解状态机的工作原理和设计方法；
3.掌握利用EDA工具进行自顶向下的电子系统设计方法。
2.实验任务：
设计制作一个能显示时，分，秒的时钟
1.可手动校对时间，能分别进行时和分的校对；
2.12小时制（有上下午显示），24小时制可选；
3.整点报时功能。
二．系统设计
1.总体框图：
12小时制/24小时制二极管
选择信号
整点报计时控数据译显示控制
时模块制模块码模块模块
LED
蜂鸣
显示
控制逻辑模时钟产生模
器块块
外部控制外部时钟
信号
各模块功能：
1.时钟产生模块：外部时钟信号直接提供给数码管选通控制信号cat5~cat0，经
1M分频后的时钟信号用作控制计数的时钟信号。晶振放在HIGH处,旋钮旋转
到最大处。
2.控制逻辑模块：主要包括设置时间，控制12/24小时时制的转换。
3.计时控制模块：12小时制和24小时制的时，分，秒内部信号一起计时，用
显示控制模块控制输出时制。
4.数据译码模块：用时分秒六个输出信号timeout0~5来控制六个七段数码管那
个亮，在用temp控制相应位输出地数字，来显示正确的时间
数码管
abcdefg
01111110
10110000
21101101
31111001
40110011
51011011
61011111
71
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