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数字钟verilog--第1页
目录
1设计任务及要求1
2总体设计分析1
3各模块设计.2
3.1数字钟主体部分2
3.1.1小时计数器2
3.1.2分、秒计数器.3
3.2分频部分.4
3.3秒表模块5
3.4闹钟模块5
3.5时间设置模块.7
3.6报时模块7
3.7控制显示模块.8
3.8顶层模块
4总结
4.1本次作业遇到的问题
4.2建议和总结
附件
数字钟verilog--第1页
数字钟verilog--第2页
多功能数字钟verilogHDL设计
1设计任务及要求
本次大作业的要求为设计一个多功能数字钟，其具体要求如下：
1.有基础的实时数字钟显示功能，即时、分、秒的正常显示模式，并且在
此基础上增加上，下午显示。
2.手动校准。按动方式键，将电路置于校时状态，则计时电路可用手动方
式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，
以同样方式手动校分。
3.整点报时，仿中央人民广播电台整点报时信号，从59分50秒起每隔２
秒发出一次低音“嘟”信号（信号鸣叫持续时间１Ｓ，间隙时间１Ｓ）连续５
次，到达整点（00分00秒时），发一次高音“哒”信号（信号持续时间１S）。
4.闹时功能，按动方式键，使电路工作于预置状态，此时显示器与时钟脱
开，而与预置计数器相连，利用前面手动校时，校分方式进行预置，预置后回
到正常模式。当计时计至预置的时间时，扬声器发出闹铃信号，时间为半分钟，
闹铃信号可以用开关“止闹”，按下此开关后，闹铃声立刻中止，正常情况下
应将此开关释放，否则无闹时作用。
5.秒表功能。按start键开始计秒，按stop键停止计秒并保持显示数不变，
直到复位信号加入。
2总体设计分析
设计的总体部分按照要求可以分为基本的数字时钟显示、手动校准、整点
报时、闹钟功能和秒表功能5大部分。其总体设计框图如下：
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