计数器的编程设计.pdfVIP

计数器的编程设计--第1页

桂林电子科技大学

实验报告

2015-2016学年第二学期

开课单位海洋信息工程学院

适用年级、专业13级电子信息工程

课程名称EDA技术与应用

主讲教师覃琴

实验名称计数器的编程设计

学号1316030515

姓名魏春梅

计数器的编程设计--第1页

计数器的编程设计--第2页

实验四计数器的编程设计

一、实验目的

1

○学会用VerilogHDL文本输入法设计加法计数器电路，并通过电路仿真和硬件验证，进一步了解加法

计数器的功能和特性。

2

○学会用VerilogHDL文本输入法设计减法计数电路，并通过电路仿真和硬件验证，进一步了解减法计

数器的功能和特性。

二、实验原理

2位十进制加减法计数器电路的元件符号如图6.1所示，其中clk是时钟端，上升沿触发，clr异步清

零，低电平有效；en使能控制端，高电平有效；sel是加减控制端，当sel为1时，计数器计数，当sel

为0时，计数器减计数；q是计数器的输出端，cout是计数器的进位输出端。

2位十进制加减法计数器元件符号图

三、实验设备

○1EDA实训仪1台

○2计算机1台（装有QuartusII软件）

四、实验内容

在QuartusII软件中，按照实验原理中2位十进制加减法计数电路的元件符号图，用VerilogHDL编

程设计2位十进制加减法计数器电路，然后进行编辑、编译、仿真、引脚锁定，并下载到EDA实训仪中进

行验证。

注：用EDA实训仪上的拨动开关S2~S0分别作为计数器异步清零输入端clr、使能端en和加减法控制端sel；

按键K8作为计数器的时钟输入端clk，用数码管SEG1和SEG0作为计数器的十位和个位输出端q；发光二

极管L0作为计数器的进位输出端cout。

五、实验预习要求

○1复习理论课本有关计数器的内容，并认真阅读实验指导书，分析，掌握实验原理，熟悉理论课本中

QuartusII软件的使用方法。

○2按照实验内容的要求，编写相应的实验程序，写出相应的实验步骤。

计数器的编程设计--第2页

计数器的编程设计--第3页

1、VerilogHDL程序

2、仿真波形图

3、结果图

计数器的编程设计--第3页

计数器的编程设计--第4页

六、实验总结

1

○用VerilogHDL进行加计数器和减计数器电路设计的方法

1、新建工程

2、新建VerilogHDL文件

3、编辑源程序

异步清零输入端clr、下降沿有效。使能端en和加减法控制端sel（sel为高电平时做加法，sel为低电

平时做减法。）；时钟输入端clk，上升沿为有效边沿，当clr下降沿到来时，计数器被清零；clr无效时，

clk上升沿上升沿到来时，计数器状态将加1或者减1。用数码管SEG1和SEG0作为计数器的