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基于FPGA逻辑分析仪的设计

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摘要：20世纪70年代以来，伴随计算机技术、大规模集成电路、可编程逻辑器件、高速数据信号处理器的迅猛发展，各种数字系统的设计、开发、检测任务越来越多，也越来越复杂了。数字电路系统所处理的信息都是用离散的二进制来表示，常用“1”来表示高电平，“0”表示低电平，多个二进制位的组合构成一个数据，我们称这一领域是数据域；该领域测试技术即被称为数据域测试技术，简称数据域测试。

论文关键词：现场可编程门阵列,VerilogHDL,USB,FIFO,只读存储

在数据域测试的领域中，大多数情况下只在意数据信号之间的逻辑关系和时序关系，缺忽视了实际的具体波形。对于设计人员来说，若想从大量的数据流中找出一些无规则、隐蔽、随机的错误无异于大海捞针，所以，必须采用一些全新的测试设备才能及时、迅速、准确的解决问题，如逻辑分析仪、仿真器、数据图形产生器、嵌入式开发系统等等。其中，逻辑分析仪（LogicAnalyzer，简称LA）是最基本、最具有代表性的数据域测试仪器。

理论分析

逻辑分析仪的主要作用是在时钟作用下对被测系统的数字信号进行采集并显示出来，来判断时序正确与否。与示波器不同，逻辑分析仪没有具体的电压值显示，并且通常只显示两个电压--即逻辑“1”和“0”，因此设定一个电压作为参考是必需的，被测信号通过比较器与参考电压进行比较，比参考电压高的为高电平（即为逻辑“1”），同理，比参考电压低的即为低电平（逻辑“0”），在高电压与低电平之间形成数字波形。例如：利用100MHZ采样频率的逻辑分析仪对一个待测信号进行检测时，我们设定参考电压为2V，逻辑分析仪平均每10ns就对被测信号采取一个点，高于2V的为逻辑“1”，低于或等于2V的为逻辑“0”，之后“1”和“0”就可以连成一个简单且连续的波形。在此波形中，设计人员能很方便的找出异常的地方。总之，逻辑分析仪是一种分析数字化设备软件和硬件的测试仪器，主要用于分析数字系统的逻辑关系，有效的解决了复杂类型的数字系统的检测和故障诊断为题。

逻辑分析仪的总体组成

逻辑分析仪一般由四个部分组成:触发识别、数据捕获、数据存储、数据显示。各个通道中的的数据流是很长的，为了捕获和显示想要的内容，首先要有触发识别电路去寻找触发字或触发事件。一旦找到，就产生触发信号去控制存储和显示，触发信号也可以由外部输入。为了获取多路数据，逻辑分析仪都具有多路数据采集探头，各路数字输入信号采集后存入输入寄存器。逻辑分析仪的数据采集是在时钟作用下按节拍进行的。时钟信号可以由外部输入，也可由LA的内时钟发生器产生。逻辑分析仪的功能模块图如图1所示，主要的功能模块是在FPGA内部实现的。

外部时钟(clk)50MHz输入，时钟选择模块利用PLL进行4倍倍频，采样频率最高达到200MHz，将此时钟作为基准时钟，在此基础上进行分频，针对不同频率的信号选择不同的采样频率，获得理想的采样时钟。

数据捕获模块采用8个逻辑分析仪测试探针对数字高低电平进行采样，采样时钟按信号最高频率的2倍以上的频率进行采样，这可以通过软件进行设置获取相应的采样时钟。

FIFO存储模块在触发信号到来时对采集进来的数据进行存储，FIFO存储器具有先进先出的优点。

触发控制模块分析触发条件，产生触发信号。逻辑分析仪的触发方式有电平触发、边沿触发、条件触发、立即触发等，本设计采用的是条件触发和立即触发两种触发方式。

USB接口时序控制模块产生USB接口读写时序，以便FPGA和USB之间进行进行数据读取。

逻辑分析仪各个功能快的设计与仿真

本设计的逻辑分析仪的功能模块分为5个：PLL模块、CLK模块、FIFO_ctrl模块、CTRL模块、FPGA_USB模块。模块编译成功之后，可以利用QuartusⅡ软件提供的仿真工具进行时序仿真或者功能仿真。通过仿真可检查设计的系统是否能实现预期的功能，也能检查出设计中存在的问题以便进行设计改进。

(1)PLL模块

为了实现较高的采样频率，在外部晶振50MHz基础上，采用QutartusⅡ产生PLL

倍频模块实现4倍倍频，如下图所示。其中，inclk0端口是5OMHz输入端口，C0是模块倍频输出端口。

(2)采样时钟模块

采样时钟模块用于选择采样频率，本设计提供多种采样频率，由PLL倍频后的时钟送到FPGA的可编程分频器，经过可编程分频电路之后产生分频时钟，输出到时钟选择器。时钟选择器相当于一个单刀多掷的模拟开关，根据采样频率控制命令来控制某一路时钟接通，输出给采样存储模块。

(3)存储模块

为了保证逻辑分析仪预设的触发条件到来时能够实时地对采集到的数据进行存

储，本设计采用了FPGA内部FIFO进行存储，FIFO可以直接由QuartusⅡ直接生成，在QuartusⅡ下设计生成的存储模块如图所示。采样时