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电子科技大学
实验报告
学生姓名：任彦璟学号：指引教师：吉家成米源王华
一、实验项目名称：Verilog时序逻辑设计
二、实验目：
掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，
工作原理。
设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：
LinearFeedbackShiftRegister）计数器。
设计同步计数器74x163。
三、实验内容：
1．设计边沿D触发器74x74。
2．设计通用移位寄存器74x194。
3．采用1片74x194和其他小规模逻辑门设计3位LFSR计数器。
4．设计4位同步计数器74x163。
四、实验原理：
74x74逻辑电路图
CLK_D
CLR_L_D
w1
w2
w5
w3
w4
w6
w7
w10
w8
w9
w11
w12
w15
w13
S1_Lw14
S1_H
S0_L
w16
S0_H
w17
w20
w18
w19
74x194逻辑电路图
3位LFSR逻辑电路图
74x163逻辑电路图
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