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课程设计（报告）任务书

（理工科类）

Ⅰ、课程设计（报告）题目：

实时时钟电路的设计

Ⅱ、课程设计（论文）工作内容

一、课程设计目标

《硬件描述语言》是一门技术性、应用性很强的学科，实验课教学是它的一个极为重要

的环节。不论理论学习还是实际应用，都离不开实验课教学。如果不在切实认真地抓好学生

的实践技能的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用

脱节的局面。《HDL项目设计》的目的就是让同学们在理论学习的基础上，通过完成一个涉

及时序逻辑、组合逻辑、声光输出的，具有实用性、趣味性的小系统设计，使学生不但能够

将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题

进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础。

二、课程设计任务与要求

（1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）；

（2）为了演示方便，应具有分钟、小时快进功能；

（3）时、分、秒设置功能（选作）。

三、课程设计考核

平时20%；验收40%；报告40%

摘要

数字钟是人们日常生活中经常使用的计时工具，本次的课程设计是基于

VerilogHDL的多功能数字钟，完成时、分、秒的显示功能。设计利用VerilogHDL

语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植

性以及易于理解等优点。通过QuartusII5.0和ModelSimSE6.1f软件完成仿真、

综合。程序下载到FPGA芯片后，可用于实际的数字钟显示中。

此次设计的逻辑结构主要由分频器、计数器和译码显示器三个模块构成。

分频模块将50Mhz系统基准时钟分频产生两路时钟信号，一路是1HZ的数字

钟计时工作频率，一路是数码管动态显示的扫描频率；计时模块对1HZ的时钟

信号进行计时，分为时、分、秒三个部分；译码显示模块采用动态扫描的方式

完成数码管的显示。最后通过主模块调用三个子模块函数完成整个设计。

【关键词】硬件描述语言FPGA数字钟动态显示

ABSTRACT

ThedigitalclockisoftenusedinPeoplesDailylifeofthecourse,thetimingtool

designisbasedonthemulti-functiondigitalclockVerilogHDL,complete,minutes

andsecondsdisplayfunction.DesignVerilogHDLlanguageusingthetop-down

designconcept,thehardwaredescriptionlanguageasthegoodreadabilityand

portabilityandeasytounderstand,etc.ThroughtheQuartusII5.0andModelSimSE

6.1fsoftwaresimulation,andcomprehensive.DownloadtoFPGAchipscanbeused

aftertheactual,digitalclockshows.

Thedesignofthelogicstructureconsistsmainlyofprescaler,counterand

decodingdisplaythreemodules.50Mhzsystemfrequencymodulewillproduce

benchmarkclockclocksignal,two1HZwayisthedigitalclockfrequency,dynamic

display