数电实验丨模型机的时序部件(SM-指令寄存器-寄存器组-RAM).pdfVIP

数字电路与逻辑设计实验四

一、实验目的

1．熟悉计数器、寄存器和RAM的工作原理。

2．了解模型机中SM的作用。

3．学会使用VHDL语言设计时序电路。

二、实验内容

1．用VHDL语言设计SM；

2．用VHDL语言设计一个8位的指令计数器PC；

3．用VHDL语言设计3个8位寄存器组成的寄存器组，实现读写操作。

4．用LPM_RAM_IO定制一个256*8的RAM，实现对RAM的读写操作；

第一部分：SM

①实验方法

1、实验方法

采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII。

2、实验步骤

1、新建，编写源代码。

(1).选择保存项和芯片类型：【File】-【newprojectwizard】-【next】（设置文件路

径+设置projectname为SM）-【next】（设置文件名SM.vhd—在【add】）-【properties】

（type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】

(2).新建：【file】-【new】（第二个AHDLFile）-【OK】

2、根据题意，写好源代码并保存文件。

3、编译与调试。确定源代码文件为当前工程文件，点击【processing】-【startcompilation】

进行文件编译，编译成功。

4、波形仿真及验证。新建一个vectorwaveformfile。按照程序所述插入CLK、EN、Z三

个节点（CLK、EN为输入节点，Z为输出节点）。(操作为：右击-【insert】-【insertnode

orbus】-【nodefinder】（pins=all；【list】）-【】-【ok】-【ok】)。任意设置CLK、

EN的输入波形…点击保存按钮保存。然后【startsimulation】，得到输出图。

5、时序仿真或功能仿真。

6、查看RTLViewer:【Tools】-【netlistviewer】-【RTLviewer】。

②实验过程

1、编译过程

a）源代码如图（VHDL设计）

b)编译、调试过程

编译警告信息：

资源消耗：

c)RTL视图

d)结果分析及结论

由VHDL程序和RTL图可得，SM输出的值的变化为下降沿触发，当时钟信号到达下降沿且使

能信号为1时，SM取反；当时钟信号到达下降沿且使能信号为0时，SM保持不变。

2、波形仿真

a)波形仿真过程

见实验步骤。

b)波形功能仿真波形图

c)结果分析及结论

由以上功能仿真波形图可知，

①0-20ns：第一个时钟周期，Z输出为初值0；

②20ns：第一个时钟下降沿，此时使能信号为1，Z的值取反为1，输出1；

③20-40ns：第二个时钟周期；

④40ns：第二个时钟下降沿，此时使能信号为0，Z的值保持不变，输出1；

⑤40-60ns：第三个时钟周期；

⑥60ns：第三个时钟下降沿，此时使能信号为0，Z的值保持不变，输出1；

⑦60-80ns：第四个时钟周期；

⑧80ns：第四个时钟下降沿，此时使能信号为1，Z的值取反为0，输出0。

3、时序仿真

a)时序仿真过程

见实验步骤

b)时序仿真波形图

c)时序仿真图

输出变化同功能仿真，如上图可见，在每个时钟周期，Z发生变化时总在时钟早期。

第二部分：8位的指令计数器PC

①实验方法

1、实验方法

采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII。

2、实验步骤

2、新建，编写源代码。

(1).选择保存项和芯片