基于verilog HDL计时器和倒计时的系统设计.pdf

实验报告

2019-2020学年第2学期

开课单位电子信息学院

适用年级、专业2017级电子信息科学与技术Z

课程名称FPGA技术及应用-课内实验

主讲教师

课程序号BS6222003X3-03

课程代码BS6222003X3

实验名称计时器和倒计时的系统设计

实验学时2学时

学号

姓名

实验五计时器和倒计时的系统设计

一、实验目的

①掌握用VerilogHDL文本输入法设计计时电路的方法，并通过电路仿真和硬件验证，

进一步了解计时器的功能和特性。

②掌握用VerilogHDL文本输入法设计倒计时电路的方法，并通过电路仿真和硬件验证，

进一步了解倒计时电路的功能和特性。

二、实验原理

1.计时器

24小时计时器的电路框图如图8.1所示。

图8.124小时计时器的电路框图

24小时计时器由2个60进制加计数器和1个24进制加计数器构成，输入CLK为1HZ(秒)

的时钟，经过60进制加计数后产生1分钟的进位时钟信号，再经过60进制加计数后产生1

小时的进位时钟信号送给24进制加计数器进行加计数，当加计数到达23:59:59后，再来-

一个秒脉冲，产生时的进位输出。将两个60进制加计数器和一个24进制加计数器的输出送

数码管显示，得到计时器的显示结果。其中，秒脉冲由EDA实调仪上的20MHz晶振分频得

到。

2.倒计时器

24小时倒计时器的电路框图如图8.2所示。

图8.224小时倒计时器的电路框图

24小时倒计时器由2个60进制减计故器和1个24进制减计数器构成，输入CLK为

1Hz(秒)的时钟，经过60进制减计数后产生1分钟的借位时钟信号，再经过60进制减计数

后产生I小时的借位时钟信号送给24进制减计数器进行减计数，当减计数到达00:00:00后，

产生时的借位输出，同时24小时倒计时器停止倒计时，并发出提醒信号。将两个60进制减

计数器和一个24进制减计数器的输出送数码管显示，得到倒计时的显示结果。其中，秒脉

冲由EDA实训仪上的20MHz晶振分频得到。

三、实验设备

①EDA实调仪1台。

②计算机1台(装有QuartusI1软件)。

四、实验内容

1.计时器

在QurtusIl软件中，按照实验原理中24小时计时器的电路框图，用VerilogHDL编程设

计计时器电路，然后进行编辑、编译(综合).仿真，引脚的锁定，并下载到EDA实调仪中进行

验证。

注用EDA实调仪上的20MHz晶振作为计时器的时钟输入蹦，按键S8-S6分别作为计时

器的校时、校分，校秒输入蹦，拨动开关so作为计时器的清零输入端，拨动开关sI作为计

时器的暂停输入端，用数码管SEGSSEG0分别作为时、分、秒的输出端，用发光二极管L0

作为进位输出端COUT.

2.倒计时器

在QuartusII软件中，按照实验原理中24小时倒计时器的电路框图，用VerilogHDL编

程设计倒计时器电路，然后进行编辑、编译(综合)、仿真，引脚的锁定，并下载到EDA实.

训仪中进行验证。

注:用EDA实训仪上的20MHz晶振作为倒计时器的时钟输入端，按键S8S6分别作为倒

计时器的校时、校分、校秒输入端，拨动开关so作为倒计时器的复位输入端，拨动开关S1

作为倒计时器的暂停输入端，用数码管SEG5-SEG0分别作为时、分、秒的输出端，用发光二

极管L0作为借位输出端COUT.

五、实验预习要求

①复习理论课本有关计数器及分频器的内容，并认真阅读实验指导书，分析、掌握实验

原理，熟悉理论课本中QuartusII软件的使用方法。

②按照实验内容的要求，