简易等精度频率计-王章蓓(打印).docVIP

数字系统设计实践

王章蓓

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简易等精度频率计设计

数字系统设计实践

设计报告

实验名称简易等精度频率计设计

班级11电信升本

学生姓名王章蓓

学号113040063

完成日期2012

目录

TOC\o1-3\h\z\u任务书 2

一、 设计任务 2

二、 设计要求 2

三、 设计说明 2

正文 3

一、使用方法的选择和实现 3

1.1等精度频率计 3

二、系统设计 4

2.1程序总图 4

三、系统功能、指标及调试 4

3.1输入模块设计 4

3.2分频器模块设计 5

3.3同步电路模块设计 5

3.4门控闸门计数模块设计 5

3.5运算模块设计 6

3.6除法器进制转化模块设计 6

3.7控制输出模块设计 7

四、系统模块程序 8

4.1分频模块程序 8

4.2寄存器模块 8

4.3输出模块 9

五、引脚配置 10

六、系统测试 11

任务书

设计任务

设计一个简易等精度频率计。

通过7段数码管直接显示十进制的频率控制字和输出频率。

设计要求

测量范围信号：方波；

幅度：TTL电平；

频率：1Hz~1MHz。

测量误差≤0.1%（全量程）。

闸门时间：～1s，响应时间：～2s。

乘除运算：单片机、FPGA、计算器。

计算：时钟频率。

设计说明

预置闸门闸门可由一个“与”（或“或”）逻辑门电路实现。

由于D触发器有锁存功能，同步信号由D触发器实现。

输入频率与时钟频率之间的转换可以调用乘除法模块实现。

正文

摘要

等精度频率计中频率的定义是周期信号在单位时间（1s）内的变化次数即周期数。如果在一定时间间隔T内周期信号重复变化了N次，则频率可表达为：f＝N/T。本实验实现将需累加计数的信号即频率测量时为被测信号通过由一个“闸门”控制，并由一个“门控”信号控制闸门的开启（计数允许）与关闭（计数停止）输出一个同步信号，经计数器A计数器B计数后通过运算电路还原出原始输入信号的频率。本实验基于FPGA，通过QuartusII软件编写的等精度频率计，通过编写，画图，模拟，仿真，调试等，最终在硬件箱上实现规定范围内的任意频率的调试，并用7段数码管直接显示。

一、使用方法的选择和实现

1.1等精度频率计

图1-1等精度频率计原理图

输入端：

显示器清零端clr；

外部被测信号fx。

输出端：

以十进制的形式显示被测信号的频率。

误差估计:

误差与被测频率fx无关，这就是等精度测量方法。

首先将预置闸门选择为0.5hz，占空比为50%。|误差|=1/(T*fs)≤0.1%，因为最大测试频率达到1Mhz，所以计算器A选择为20位，计算器B选择为14位，预闸门脉宽T为1s，fs为10KHz，可以满足最大计数值误差为0.1%的要求。显示用实验开发平台上的6个数码管直接显示（四个整数位、两个小数位）。

二、系统设计

2.1程序总图

用实验箱内部时钟作为系统时钟，频率选择为10Khz；将时钟通过预置闸门脉冲发生器产生频率为0.5hz，脉宽为1s的同步后的闸门脉冲；预置闸门脉冲发生器通过计数器来实现；同步电路采用D触发器，闸门AB采用与门；通过闸门A、B对输入波形和系统时钟波形进行计；计数器AB采用带异步清零端的计数器，最后讲两计数器连入两个寄存器，在同步后的脉冲下降沿来临时将数据锁存，然后将所存的计数值Na，Nb通过LPM乘除法模块进行频率公式计算，最后将计算值直接输出，方便观察。

三、系统功能、指标及调试

3.1输入模块设计

图3.1-1输入模块引脚

模块说明：

en：系统清零端，en=0时系统自动清零；

fx由信号发生器产生被测的方波信号；

fc芯片外时钟发生器，根据误差要求，设定为10KHz；

high_or_low：等于0时输出所得结果前八位，反之输出剩下的两位。

3.2分频器模块设计

图3.2分频器模块

模块说明：

将fc作为时钟脉冲输入，