verilog HDL 语言的数字钟设计.pdfVIP

  1. 1、本文档共10页,可阅读全部内容。
  2. 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  5. 5、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  6. 6、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  7. 7、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  8. 8、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多

moduleshuzizhong(clk,rst,en,fyx,syx,naozhong,clk2,dsec,sec,kzf,kzs,a,b,c,d,e,f,g,h,kk,aa);

inputclk,en,fyx,syx,rst,clk2,kzf,kzs,kk,aa;

outputnaozhong;

output[3:0]dsec,sec,a,b,c,d,e,f,g,h;

reg[3:0]cn,dcn,xh,dxh,nf,dnf,ns,dns;

reg[3:0]sec,dsec;

reg[7:0]qr,qy,qn,data;

regclkn,clky;

reg[3:0]a,b,c,d,e,f,g,h;

regnaozhong;

regminclk,hourclk,dayclk,monthclk,yearclk;

显示模块

always@(kk)

begin

if(kk)

begin

a=dxh;

b=xh;

c=dcn;

d=cn;

e=dns;

f=ns;

g=dnf;

h=nf;

end

else

begin

a=qn[7:4];

b=qn[3:0];

c=0;

d=qy[7:4];

e=qy[3:0];

f=0;

g=qr[7:4];

h=qr[3:0];

end

end

秒计数和秒校正模块

always@(posedgeclkornegedgerst)

begin

if(!rst)

begin

sec[3:0]=4b0000;

dsec[3:0]=4b0000;

end

else

begin

if(en==1aa==1)

begin

if(sec[3:0]==9)

begin

sec[3:0]=0;

if(dsec[3:0]==5)

begin

dsec[3:0]=0;

minclk=1;

end

else

begin

dsec[3:0]=dsec[3:0]+1b1;

minclk=0;

end

end

else

begin

sec[3:0]=sec[3:0]+1b1;

minclk=0;

end

end

end

end

分计数和分校正模块

always@(posedgeclkornegedgerst)

begin

if(!rst)

begin

dcn[3:0]=4b0000;

cn[3:0]=4b0000;

end

else

begin

if(minclk==1)

begin

文档评论(0)

133****6369 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档