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《实验七序列检测器实验》实验报告
杨丽斌计科二班学号：20080810218
一、实验内容及相关描述：
设计一个1110010序列检测器，即检测器连续收到一组串行码“1110010”后，输出
检测标志1，否则输出0。
代码序列检测器是一种同步时序电路，它用于搜索，检测输入的二进制代码串中是否
出现指定的代码序列，001序列检测器的原理图如下：
CP
X010010101101
Y000010000000
二、设计思路：
本实验依然采用模块化的设计方法，用VHDL语言设计每一个模块，在顶层图上用图形化模
式调用相应模块，组成相关的功能
总共用到的模块有：
1、分频器：将时钟信号进行十分频
2、串行并出序列检测器
3、串行并行并出序列检测器
4、时钟信号扫描端口：用于扫描时钟信号，并根据信号使能相应的数码管
5、数码管驱动模块：用于选择数码管
6、其他小模块
三、相关主要子模块的设计：
1、分频器（clk_div）：将时钟信号进行十分频:
（1）、VHDL语言
（2）、波形仿真：
波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns
2、串行并出序列检测器：
用时序电路设计方法，先做出其状态转移表，再根据状态转移表编写VHDL程序
（1）、状态转移表：
（2）VHDL语言程序：
功能说明：根据所画的状态转移表，编写状态转移的VHDL语言，当输入的串行序列为：1110010
时。在时钟上升沿，输出Q变为1，并行输出的序列sequence为串行序列的并行输出
（3）、波形仿真：
波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns
3、并入置数的序列检测器：
设计说明;该序列检测器使用的是比较器的原理，
（1）VHDL语言：
功能描述：该序列检测器使用的是比较器的原理，在使能端en有效时，当输入序列为
1110010时，输出Q=1，其他情况下Q=0
（2）波形仿真图
波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns
4、时钟信号扫描模块：
（1）VHDL语言：
功能描述：用高频时钟信号作为扫描信号，将时钟信号通过计数器计数之后，以7个信号作为
一次循环，从而将信号每次一位din扫描到数码管上
（2）、波形仿真：
波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns
5、数码管驱动模块
用于将时钟信号计数，从而选择驱动相应的数码管
（1）VHDL语言：
功能说明：通过设置7个状态，以时钟信号为标记，时钟信号到来时在每一个状态，
选择驱动相应的数码管
（2）波形仿真：
波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns
7、其他小模块：
（1）、序列寄存器
功能说明：在串行比较时将序列用用寄存器存储，并通过时钟信号的驱动依次输出
波形仿真：
波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns
（2）、串行、并行检测器选择模块：
VHDL语言：
波形仿真：
波形仿真参数设置：网格时间：100ns，总时间：3us；时钟信号长度：100ns
四、顶层图：
1、顶层图电路设计：
功能描述及主要管脚说明：
重要的管脚
输入：din[6..0]:并行输入数据的序列比较
En：串行输入数据
Clk：数据输入时钟信号（低频）
Clk2：扫描时钟信号（高频）
Cho：串行、并行选择（0为串行，1为并行）
输出：A-G：数码管管脚
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