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9.29数字显示电路设计

1.显示原理

8段数码显示管如图9－158所示，8段数码管每一段为一只发光二极管，共有a~g以及

小数点dp8只发光二极管。将8段数码管中的每一只二极管的阴极并联在一起，组成公共阴

极端。这样把共阴极管脚接地，此时哪个管脚输入高电平，对应发光二极管就被点亮。

图9-1588段数码显示管图9-159CL561AS数码管管脚图

CL561AS数码管管脚图如图9－159所示，它将4只数码显示管的a~g及小数点dp管

脚并联在一起，分别引出各个数码管的阴极A1~A4。

只要在A1~A4管脚上轮流加低电平其频率大于40Hz，可实现4只数码管同时被点亮的

视觉效果。在点亮不同数码管的同时输入不通的数据，即可在数码管上同时显示4位不同的

数字。例如：４只数码管要显示9876数字。第一只数码管A1加低电平，其余A2、A3、

A4高电平，同时数码管输入和9对应的数据；然后第二只数码管A2加低电平，其余A!、

A3、A4高电平，同时数码管输入和８对应的数据；然后第三只数码管A3加低电平，其余

A1、A2、A4高电平，同时数码管输入和7对应的数据；然后第四只数码管A4加低电平，

其余A1、A2、A3高电平，同时数码管输入和6相对应的数据；周而复始重复上述过程4

只数码管就显示了9876数字。

2.设计任务

用CPLD设计一个驱动８位数码管显示电路。8位数码管管脚图如图9－160所示。

图9－1608位数码管管脚图

用两个CLAS数码管接成一个8位数码管显示，将两个CL5461AS数码管的a~g及小

数dp管脚联在一起，两个CL5461AS数码管的阴极A1~A4定义为Vss0、Vss1、Vss2、Vss3、

Vss4、Vss5、Vss6、Vss7。

用CPLD设计一个驱动8位数码管显示电路的框图，如图9－161所示。

图9－161驱动8位数码管显示电路的框图

时钟脉冲计数器的输出同时作为3线－8线译码器、八选一数据选择器，地址码的输入

时钟脉冲计数器的输出经过3线－8线译码器译码，其输出信号接到8位数码管的阴极Vss0、

Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7端。通过八选一数据选择器的地址码来选择

A~H中哪一个数据信息被显示，选择出的数据信息经七段译码器译码后接数码管的a~g管

脚。这样8只数码管就可以轮流显示8个数字，如果时钟脉冲频率合适，可实现８个数码管

同时被点亮的视觉效果。

3.模块及模块功能能

时钟脉冲计数器模块CN8如图9－162所示。CN8模块输入信号是时钟脉冲clk，每遇

到一个时钟脉冲clk上升沿时，内部累加器便加一，再把累加器所得结果与2进制数的形式

输出。要显示八位数字，所以用3位2进制数作为输出。输出信号为cout[0..2].

Libraryieee;

Useieee.std_logic_1164.all;

Useieee.std_logic_unsigned.all;

Entitycn_829is

Port(clk:instd_logic;

Cout:outstd_logic_vector(2downto0));

Endcn_829;

Architecturertlofcn-829is

Signalq:std_logic_vector(2downto0);图9-162时钟脉冲记数器模块CN-829

Begin

Process(clk)

Begin

If(clkeventandclk=1)then

Ifq=70then

Else

Q=q+1;

Endif;

Endif;

Endprocess;

Cout=q;

Endrtl;

3线－8线译码器模块DECODER3_8_829如图9－163所示。模