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锁相频率合成器的设计

设计任务和技术指标

工作频率范围：300kHz—700kHz

电源电压：Vcc=5V

通过原理图确定电路，并画出电路图，计算元件参数选取电路元件（R1，R2，C1，R1ˊ,R2ˊ及环路滤波器的配置）

组装连接电路，并测试选取元件的正确性，调试并测量电路相关参数（测量相关频率点，输出波形，频率转换时间tc）

总结并撰写实验报告

设计方案

锁相频率合成器原理

锁相环（PLL）是一个相位误差控制系统，利用反馈控制原理实现频率及相位的同步技术。锁相环通过比较输入信号和压控振荡器输出频率之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。

锁相环路的基本组成框图如图1-1所示。它由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。

锁相环路的基本组成框图（1-1）

将一个或几个标准频率，经过加、减、乘、除四则运算，变成具有同稳定度和准确度的多个所需频率的技术称为频率合成技术。锁相式频率合成器，其优点是可以实现任意频率和带宽的频率合成，具有极低的相位噪声和杂散。是目前应用最为广泛的一种频率合成方法。

典型的直接式频率合成器组成框图如图1-2所示。它由参考振荡器、参考分频器、鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和可编程分频器等部分组成。

直接式频率合成器（图1-2）

由图1-2可知，晶体振荡器的频率经过M固定分频后得到步进参考频率，将信号作为鉴相器的基准与N分频器的输入进行比较，鉴相器的输出Ud正比于两路输入信号的相位差，Ud经过环路滤波器得到一个平均电压Uc，Uc控制压控振荡器（VCO）频率的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输入为零或者某一直流电平，这时称为锁定。锁定后的频率为即。当预置分频数N变化时，输出信号频率随着发生变化。

锁相环中的滤波器时间常数确定了跟随输入信号的速度，同时也限制了锁相环的捕捉范围。

电路原理与设计

1.CD4046锁相环工作原理

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

CD4046是带有RC型VCO的锁相环路，属于低频锁相环路。采用16脚双列直插式，图1-3为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。从图中可以看出，CD4046主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。CD4046的管脚排列图如图1-4。

1-3CD4046的内部功能图1-4CD4046引脚图

CD4046引脚功能描述:

符号

引脚

名称功能

Ph03

1

输出端（相位脉冲输出）相位比较器2输出的相位差信号，为上升沿控制逻辑。环路人锁时为高电平，环路失锁时为低电平

Ph11

14

相位比较器输入端（基准信号输入），相位比较器输入信号，输入允许将0.1V左右的小信号或方波信号在内部放大并再经过整形电路后，输出至相位比较器。

PH12

3

相位比较器输入端（比较信号输入）通常PD来自VCO的参考信号。

PH01

2

PDⅠ输出端相位比较器1输出的相位差信号，它采用异或门结构，即鉴相特性为。

PH02

13

PDⅡ输出端相位比较器Ⅱ的输出端，它采用，上升沿控制逻辑。

VC01

9

压控振荡器的控制端。

VC00

4

压控振荡器输出端

INH

5

VCO禁止端，1有效控制信号输入，高电平时禁止，低电平时允许压控振荡器工作。

R1

11

VCO外接电阻R1

R2

12

VCO外接电阻R2

C1

6.7

并接振荡电容C1，以控制VCO的振荡频率。

DEM0

10

解调信号输出端

15

内部独立的齐纳稳压二极管负极。

2.参考振荡器（晶体振荡器）工作原理

参考振荡器可采用门电路（74LS系列或CD系列）与标称石英晶体构成振荡器。石英晶体振振器的电路符号、等效电路、电抗曲线如图1-5所示。工作电路图如1-6所示。

1-5晶振1-6参考晶体振荡器电路图

从石英晶体谐振器的电抗特性可看出，在串、并联谐振频率之间很狭窄的工作频带内，它呈电感性。因而石英振荡器可以工作于感性区和串联谐振频率上，但不能使用容性区。根据晶体在振荡电路中的不同作用，