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基于VerilogHDL的串行ADC控制电路

设计与总结报告

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目录

摘要……………………...1

第一章串行ADC控制控制电路的功能介绍及VerilogHDL简介

1.1串行ADC控制控制电路的功能…………..

…..3

1.2VerilogHDL简介……………………4

第二章组成模块简介……………..

5

2.1组成模块…………….6

（1）、状态机……………………6

（2）、锁相环……………………8

（3）、累计器……………………10

（4）、多路选择器………………12

第三章模拟仿真….…..……………….13

总结结论………………14

参考文献………………15

基于VerilogHDL的串行ADC

控制电路设计摘要

VerilogHDL的串行ADC控制电路设计，是使用高速10位逐次

逼近式模数转换器（ADC）芯片TLV1572，用VerilogHDL编程语言

编写状态机按一定周期采样转换模拟信号。在Quartus2软件上完成

顶层电路设计、状态机、锁相环、累加器、译码器、多路选择器等编

程和封装。各个模块完成不同的任务，合在一起就构成了VerilogHDL

的串行ADC控制电路设计，软件模拟直接在Quartus2上进行。

在此程序中关键是用于状态机，其中状态机的优势有以下几点：

（1）、高效的顺序控制模型，状态机克服了纯硬件数字系统顺序

方式控制不灵活的缺点。状态dat0是对1572的初始化、状态dat1

是打开1572的片选信等，一直到采集数据输出数据。

(2)容易利用现成的EDA工具进行优化设计。由于状态机的构件

简单，其中用宏模块PLL将20MHz的时钟进行分频得到想要的时钟周

期。

（3）性能稳定。状态机容易构成性能良好的同步时序逻辑模块。

（4）高速性能。状态机载高速通信和高速控制方面，有着巨大

的优势。

第二章串行ADC控制控制电路的功能介绍及VerilogHDL简介

1.1串行ADC控制控制电路的功能

在我们的信息时代日益更新的生活，在我们的信息时代日益更新的生活，、、转换时刻进行着，

而这些功能的实现，均以多半是以MCU或MPU的控制芯片实现的，但

CPU的不稳定和低时钟严重影响着转换的效率，因此，研究状态机控

制转换芯片有着现实意义。

此次设计与利用状态机就是为了了解不基于各种CPU而能稳定、

高效的进行工作，从而学会编程。通过它也可以进一步学习掌握各种

逻辑电路与时序电路的原理与使用方法。

1.2VerilogHDL简介

VerilogHDL是一种硬件描述语言（HDL:HardwareDiscription

Language），是一种以文本形式来描述数字系统硬件的结构和行为的

语言，用它可以表示逻辑