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锁相环PLL原理

锁锁相相环环原原理理：：

各部分：

OSC：稳定的输⼊频率（晶振）

RDivider：R分频，（因为鉴相有最⼤检测频率，当本振信号频率较⾼时，需要对其进⾏分频）

PD：鉴相，（将来⾃R分频的和N分频的两路信号的相位差转化为电压，通常的鉴相不仅包括相位检测，同样包括电荷泵，鉴相

输出除了低频相位差信号，还有⾼频分量）

LF：环路滤波（低通滤波），去除⾼频分量，为VCO提供⼲净的调谐信号。关键指标：1.环路带宽：指低通滤波带宽，带宽越窄，电

压纹波抑制越好，系统相噪性能就好，但是缺点是，频率锁定时间就变长或者会失锁。2.相位裕度

VCO：压控振荡，电压—频率转换，关键指标：频率范围：频率范围⼤，输出频率就更灵活，代价是牺牲相噪性能。

锁定条件：fN与fPD同频同相

锁锁相相环环性性能能指指标标：：

相位噪声

主要的相位噪声贡献者：本振OSC噪声，电荷泵噪声，压控振荡噪声，以及分频的噪声。

为了减⼩相位噪声，⾸先可以减⼩BW（环路滤波带宽），降低VCO贡献的相噪，但是这样会导致相应时间变慢，另外还可以通过改善本

振OSC，提⾼鉴相频率等

杂散性能

主要发⽣在⼩数分频中，因为VCO输出与fPD谐波很接近（不相等，因为⼩数分频），导致输出频率两边会有谐波杂散分量。

双环PLLforJESD204B

时钟芯⽚：LMK04828

1.zerodelay

LMK04828给出了两种zerodelay架构，这⾥主要看Nested0-delay架构：

这⾥0-delay的含义在于，使⽤CLKout作为PLL1的反馈信号，这⾥的CLKin为系统参考时钟（如10MHz参考时钟），通过PLL1的鉴相

，可以使所有时钟输出CLKout（同步的）与时钟输⼊（时钟参考10MHz）之间是确定性延迟（0延迟）。好处在于：多块时钟芯⽚相

连，共⽤⼀个10MHz的参考，则所有LMK04828芯⽚的时钟输出全部同步。

PLL1鉴相输出（chargepump），经过环路滤波（通常取很⼩10Hz-200Hz），来调控晶振VCXO，使其产⽣准确频率的同时，压

低PLL1累积的相位噪声，尤其是⾼频相位噪声，输出的频率⾮常⼲净（OSCin与OSCout）。

PLL2可以⽤内置VCO，也可以使⽤外置PLL芯⽚（如LMX2582），内置VCO输出频率可能受限，此时可以将OSCout接到输出频率范围

更⼤的外置PLL芯⽚，外置PLL的时钟输出，再接到LMK04828PLL2的分频前（也就是PLL2内置VCOs后，内置VCOs被

bypassed）。PLL2的环路滤波带宽可以设置较⾼（50kHz-200KHz，因为⾼频相噪在PLL1已经消除的差不多了，⽽且PLL2的低频相

噪性能也较好）。

CP1后接环路滤波，再接VCXO，形成闭环系统。

VCXO与VCO的区别：

通常VCO的增益Kvco远⼤于VCXO的增益。VCXO有更加窄的调谐范围，这样可容易地使⽤在更加窄的环路带宽应⽤中。较窄的环

路带宽有益于净化参考源的噪声，例如AD9523，AD9524，AD9523-1的第⼀级锁相环通常选⽤VCXO。

但是VCO通常有更加低的宽带噪底，因此，最终输出选择VCO，即上述件的第⼆级锁相环输出。