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实验二：8位加法器的设计
1．实验目的
（1）学习QuartusⅡ/ISESuite/ispLEVER软件的基本使用方法。
（2）学习GW48-CK或其他EDA实验开发系统的基本使用方法。
（3）了解VHDL程序的基本结构。
2.实验内容
设计并调试好一个由两个4位二进制加法器级联而成的8位二进制并行加法器，并用
GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。
3．实验要求
（1）画出系统的原理图，说明系统中各主要组成部分的功能。
（2）编写各个VHDL源程序。
（3）根据系统的功能，选好测试用例，画出测试输入信号波形或编号测试程序。
（4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。
（5）记录系统仿真、逻辑综合及硬件验证结果。
（6）记录实验过程中出现的问题及解决办法。
4.实验条件
（1）开发条件：QuartusⅡ8.0。
（2）实验设备：GW48-CK实验开发系统。
（3）拟用芯片：EPM7128S-PL84。
5.实验设计
1）系统原理图
为了简化设计并便于显示，本加法器电路ADDER8B的设计分为两个层次，其中底层电路
包括两个二进制加法器模块ADDER4B，再由这两个模块按照图2.1所示的原理图构成顶层电
路ADDER8B。
ADDER4B
C4S4[3..0]
A4[3..0]CO4
B4[3..0]
图2.1ADDER4B电路原理图
ADDER4B
S8[3..0]
C8C4S4[3..0]
A8[3..0]
A4[3..0]CO4
B8[3..0]
B4[3..0]
U1
SC
A8[7..0]
A8[7..0]
B8[7..0]
ADDER4BS8[7..0]S8[7..0]
S8[7..4]
C4S4[3..0]
A8[7..4]A4[3..0]CO4CO8
B8[7..4]B4[3..0]
U2
图2.1ADDER8B电路原理图
2）VHDL程序
加法器ADDER8B的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。
ADDER4B的VHDL源程序：
--ADDER4B.VHD
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1
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