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曾国江—计算机组成原理实验报告

计算机组成原理课程实验报告

9.4双端口存储器实验

姓名：曾国江

学号：

系别：计算机工程学院

班级：网络工程1班

指导老师：

完成时间：

评语：

得分：

-1-

曾国江—计算机组成原理实验报告

一、实验目的

（1）了解双端口静态随机存储器IDT7132的工作特性及使用方法。

（2）了解半导体存储器怎样存储和读出数据。

（3）了解双端口存储器怎样并行读写，产生冲突的情况如何。

二、实验电路

图9.6示出了双端口存储器的实验电路图。这里使用了一片IDT7132（U36）(2048

×8位)，两个端口的地址输入A8—A10引脚接地，因此实际使用存储容量为256字节。

左端口的数据部分连接数据总线DBUS7—DBUS0，右端口的数据部分连接指令总线INS7

—INS0。

存储器IDT7132有6个控制引脚：CEL#、LRW、OEL#、CER#、RRW、OER#。CEL#、

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LRW、OEL#控制左端口读、写操作，CER#、RRW、OER#控制右端口读、写操作。CEL#为左

端口选择引脚，低有效。当CEL#=1时，禁止左端口读、写操作；当CEL#=0时，允

许左端口读、写操作。当LRW为高时，左端口进行读操作；当LRW为低时，左端口进行

写操作。当OEL#为低时，将左端口读出的数据放到数据总线DBUS上；当OEL#为高时，

禁止左端口读出的数据放到数据总线DBUS上。CER#、RRW、OER#控制右端口读、写操作

的方式与CEL#、LRW、OER#控制左端口读、写操作的方式类似，不过右端口读出的数据

放到指令总线上而不是数据总线上。实验台上的OEL#由LRW经反相产生。当CEL#=0且

LRW=1时，左端口进行读操作，同时将读出的数据放到数据总线DBUS上。当CER#=0且

LRW=0时，在T3的上升沿开始进行写操作，将数据总线上的数据写入存储器。实验台上

已连接T3到时序发生器的T3输出。实验台上OER#已固定接地，RRW固定接高电平，CER#

由CER反相产生，因此当CER=1且LDIR=1时,右端口读出的指令在T4的上升沿打入IR

寄存器。

存储器的地址由地址寄存器AR1、AR2提供，而AR1和AR2的内容根据数码开关SW0

—SW7设置产生，并经三态门SW_BUS发送到数据总线时被AR1或AR2接收,三态门的控

制信号SW_BUS#是低电平有效。数据总线DBUS有5个数据来源：运算器ALU，寄存器堆

RF，控制台开关SW0—SW7，双端口存储器IDT7132和中断地址寄存器IAR。在任何时刻，

都不允许2个或者2个以上的数据源同时向数据总线DBUS输送数据,只允许1个(或者

没有)数据源向数据总线DBUS输送数据。在本实验中，为了保证数据的正确设置和观察，

请令RS_BUS#=1,ALU_BUS=0,IAR_BUS#=1。AR1的控制信号是LDAR1和AR1_INC。

当LDAR1=1时，AR1从DBUS接收地址；当AR1_INC=1时,使AR1中的存储器地址增加

１；在T4的上升沿,产生新的地址；LDAR1和AR1_INC两者不可同时为１。AR2的控制

信号是LDAR2和M3。当M3=1时，AR2从数据总线DBUS接收数据；当M3=0时，AR2

以PC总线PC0—PC7作为数据来源。当LDAR2=1时，在T2的下降沿，将新的PC值打入

AR2。

三、实验设备

（1）TEC－４计算机组成原理实验系统1台