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基于VerilogHDL的多功能信号发生器

1、引言

信号发生器是一种能够产生大量标准信号和用户定义信号，并保证高精度、高稳定性、

可重复性和易操作性的电子仪器。传的信号发生器多采用模拟分立元件实现，尺寸大、灵

活性差、电路结构复杂、设计周期长、调试繁琐。随着大规模集成电路技术和EDA技术的

迅速发展，使得数字系统的硬件设计如同软件设计那样方便快捷，而VerilogHDL是当前应

用最广泛的并成为IEEE标准的一种硬件描述语言。VerilogHDL是在C语言的基础上演化

而来，具有结构清晰、文法简明、功能强大、高速模拟和多库支持等优点。为此本文通过使

用VerilogHDL硬件描述语言设计了一波形可选、频率幅度可调的多功能信号发生器，电路

结构简单，易于扩展重构，具有很大的灵活性。

2、多功能信号发生器的设计

根据设计要求，该系统的原理框图如图1所示，由div分频器，cnt64计数器，data_rom

只读存储器组成。

⑴div是分频器，对外部提供的主频率时钟信号clk_in进行分频,以得到满足多功能信号发

生器设计要求的时钟频率，clk_in是外部的主频率输入端，clr是清零控制端，step是步长

控制端，当step输入上跳变信号时，可改变分频器的分频比，分频结果由clk_out端输出。

modulediv(clk_in,step,clr,clk_out);

inputclk_in,step,clr;

outputclk_out;

regclk_out;

reg[10:0]stepnum;

reg[24:0]cnter;

always@(posedgestepornegedgeclr)

begin

if(~clr)

stepnum=1;

elseif(stepnum1000)stepnum=stepnum+1;

elsestepnum=0;

end

always@(posedgeclk_in)

begin

if(cnterstepnum)cnter=cnter+1;

elsecnter=0;

if(cnter==0)clk_out=1;

elseclk_out=0;

end

endmodule

⑵cnt64是参数可设置的64进制计数器，用于产生data_rom的8位地址，clk时钟输

入端，连接分频器的clk_out输出，clr清零输入端，wavesel波形选择输入端，通过输入

上跳变信号，分别可循环选择正弦波、锯齿波、方波、三角波。q[7..0]为输出端。

modulecnt64(wavesel,clk,clr,q);

parameterwidth=64;

inputclr,clk,wavesel;

output[7:0]q;

reg[7:0]q,qm;

reg[1:0]wave;

always@(posedgewaveselornegedgeclr)

begin

if(~clr)

wave=0;

elseif(wave==3)wave=0;

elsewave=wave+1;

end

always@(posedgeclkornegedgeclr)

begin

if(~clr)

qm=0;

elseif(qm==width-1)qm=0;

elseqm=qm+1;

q=qm+wave*width;

end

endmodule

⑶data_rom是256字节的只读存储器，存放多功能信号发生器的波形数据，其地址输

入端address[7..0]与计数器的输出端相连，通过地址的改变从存储器中逐步地取出波形

数据，经过D/A转换后产生模拟波形输出。

定制data_rom只读存储器，首先应定制ROM的初始化数据文件boxinrom.mif