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数字逻辑实验
实验报告
实验项
多路选择器实验时间2019.11.29
目
实验目
通过实验，使学生学会设计多路选择器
的
实验环
BASYS3，vivado
境
多路选择器
1）分析输入、输出；根据方程和IP核库判断需要使用的门电路以及个数。
逻辑表达式：Y=S1’S0’D0+S1’S0D1+S1S0’D2+S1S0D3
电路图：
实验内
容及步
骤（含电
路原理
图非门：2个与门：4个或门：一个
/Verilog
程序、管2）创建新的工程，加载需要使用的IP核。
脚分配、
仿真结3）创建BD设计文件，添加你所需要的IP核，进行端口设置和连线操作。
果等；扩
展内容
也列入
本栏）
4）完成原理图设计后，生成顶层文件（GenerateOutputProducts）和HDL代
码文件（CreateHDLWrapper）。
5）配置管脚约束（I/OPLANNING），为输入指定相应的拨码开关，为输出指
定相应的led灯显示。
DOR2
D1T1
D2V1
D3W2
S0R3
S1T2
YL1
6）综合、实现、生成bitstream。
7）仿真验证
自己设计的4选1多路选择器实现逻辑函数
1)y=ab+a’b+ab’
a=S1b=S0
D1=D2=D3=1;D0=0
通过改变S1,S0来观察Y
aby
000
011
101
111
（接上）
实验内
容及步
骤（含电
路原理
图
/Verilog
程序、管
脚分配、
仿真结2)y=abc+ab’+a’bc
a=S1b=S0
果等；扩
展内容D2=1D0=0D1,D3使其输入相同的值=c
也列入改变S0,S1,D1,D3(输入值相同)，观察Y
本栏）abcy
0000
0010
0100
011
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