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王金明：《VerilogHDL程序设计教程》
【例3.1】4位全加器
moduleadder4(cout,sum,ina,inb,cin);
output[3:0]sum;
outputcout;
input[3:0]ina,inb;
inputcin;
assign{cout,sum}=ina+inb+cin;
endmodule
【例3.2】4位计数器
modulecount4(out,reset,clk);
output[3:0]out;
inputreset,clk;
reg[3:0]out;
always@(posedgeclk)
begin
if(reset)out=0;//同步复位
elseout=out+1;//计数
end
endmodule
【例3.3】4位全加器的仿真程序
`timescale1ns/1ns
`include`include
moduleadder_tp;//测试模块的名字
reg[3:0]a,b;//测试输入信号定义为reg型
regcin;
wire[3:0]sum;//测试输出信号定义为wire型
wirecout;
integeri,j;
adder4adder(sum,cout,a,b,cin);//调用测试对象
always#5cin=~cin;//设定cin的取值
initial
begin
a=0;b=0;cin=0;
for(i=1;i16;i=i+1)
#10a=i;//设定a的取值
end
-1-
程序文本
initial
begin
for(j=1;j16;j=j+1)
#10b=j;//设定b的取值
end
initial//定义结果显示格式
beginbegin
#160$finish;
end
endmodule
【例3.4】4位计数器的仿真程序
`timescale1ns/1ns1ns/1ns
count4.vcount4.v
modulecoun4_tp;
regclk,reset;//测试输入信号定义为reg型
wire[3:0]out;//测试输出信号定义为wire型
parameterDELY=100;
count4
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