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电子钟（FPGA设计verilog代码）
//*****************************************
//电子钟：24小时制时分秒
//
//作者：yotain
//
//clk50M时钟CP1Hz输出可接LED指示灯
//nCR清零（必须接低电平异步清零）
//Adj_Min（分校正低电平计时必须接）
//Adj_Hour（时校正低电平计时必须接）
//dataout（数码管输出）
//en（数码管使能端）
//(HourMinuteSecond可以不接也可以单独接数码管一位的)
//修改bcd_decoder即可修改显示
//
//*****************************************
//************timeclocktopblock*************
moduletop_clock(Hour,Minute,Second,CP,nCR,EN,
Adj_Min,Adj_Hour,clk,dataout,en);
inputclk,nCR,EN,Adj_Min,Adj_Hour;
outputCP;
output[7:0]Hour,Minute,Second,dataout;
output[3:0]en;
wire[7:0]Hour,Minute,Second,dataout;
supply1Vdd;
wireMinL_EN,MinH_EN,Hour_EN;
//**************Hour,Minute,Secondcounter************
counter10U1(Second[3:0],nCR,EN,CP);
counter6U2(Second[7:4],nCR,(Second[3:0]==4h9),CP);
assignMinL_EN=Adj_Min?Vdd:(Second==8h59);
assignMinH_EN=(Adj_Min(Minute[3:0]==4h59))
||(Minute[3:0]==4h9)(Second==8h59);
counter10U3(Minute[3:0],nCR,MinL_EN,CP);
counter6U4(Minute[7:4],nCR,MinH_EN,CP);
assignHour_EN=Adj_Hour?Vdd:((Minute==
8h59)(Second==8h59));
counter24U5(Hour[7:4],Hour[3:0],nCR,Hour_EN,CP);
bcd_decoderU6
(clk,nCR,Hour[7:4],Hour[3:0],Minute[7:4],Minute[3:0],dataout,en);
PULSEU7(clk,CP);
endmodule
//**************counter10(BCD0~9)*************
modulecounter10(Q,nCR,EN,CP);
inputCP,nCR,EN;
output[3:0]Q;
reg[3:0]Q;
always@(posedgeCPornegedgenCR)
begin
if(!nCR)Q=4b0000;
elseif(!EN)Q=Q;
else
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