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PLD部件實驗7.1匯流排傳輸實驗1.實驗器材FD-CES實驗儀一臺,PLD實驗板一塊。2.實驗要求把兩個數據分別寫入74373和74374中，再使用RAM作中間單元來交換這兩個數據。3.實驗框圖見圖1。圖1匯流排傳輸實驗框圖4.實驗原理本實驗中，M、BUF位於實驗儀內，M為6116RAM，IAB10~IAB0為它的地址線(IAB10應等於0)，RC為有效“讀信”號，WC為有效“寫入”信號，BUF為74245，在按下實驗儀的控制臺的STEP鍵後，LED數碼管的小數點亮，這時RF=0，允許74245，DIR控制74245導通方向:0為A-B(讀出RAM)，1為B-A(寫入RAM)。IDB7~IDB0為實驗儀的內部匯流排，可接Ll5~L8來顯示IDB的數據。74244為8位三態門，OE=0時，把K7~K0的數據輸入到IDB上。74377為8位D觸發器，CK為上跳有效時鐘，EN為允許輸入(恒接為0)，它的輸出接L8~Ll5。74373為8位帶三態透明鎖存器，GT為接數門控端，OE為輸出控制，OE=0時鎖存器輸出至IDB。74374為8位D觸發器，CK為電平上跳有效接數時鐘，OE為輸出控制，OE=0時74374輸出至IDB。5.實驗設計在使用PLD實驗板完成本實驗時，需注意以下幾個問題:(1).讀入ispLSI2096部件實驗引腳定義表。(2).需定義U244A0~A7、U374Q0~Q7、U377Q0~Q7、U373Q0~Q7和它們的控制信號U244OE、U374CK、U374OE、U373OE、U377CK、U377EN為內部NODE。(3).74377、74374等D觸發器，需定義它們的NODE為REG類型(ISTYPE‘REG)。(4).對D觸發器，需定義D端輸人和時鐘輸入的運算式，例對74374可如下定義:[U374Q0...U374Q7]=[IDB0...IDB7];[U374Q0...U374Q7].CLK=U374CK;(5).對於透明鎖存器，需定義它為組合電路，例對一位鎖存器，設輸入為D，輸出為Q，門控端為G，可如下定義:Q=GD#!GQ;即G=1時，Q=D;G=0時，Q保持不變。(6).對於PLD晶片(例ispLSI2096)，它僅允許在引腳PIN上有三態門，而內部NODE不能有三態門。為此，對本實驗的74244、74373、74374的三組8位三態門可連成一組，接於PIN、IDB0~IDB7上，它們的三態門的允許端由U244OE、U373OE、U374OE控制，其中有一個為0即允許IDB的三態門，使用一個多路開關來選擇7424、74373、74374之一，具體由U244OE、U373OE、U374OE決定哪一個可輸出至IDB。可如下定義:[IDB0...IDB7]=(U244OE==0)[U244A0...U244A7]#(U373OE==0)[U373Q0...U373Q7]#(U374OE==0)[U374Q0...U374Q7][IDB0...IDB7].OE=!(U244OEU373OEU374OE);(7).由於本實驗開關有限，可把M(6116)的地址線(IDB10~IDB0)全部接0。(8).應將副板上的“SW/USER”開關置於“USER”端，以使顯示燈L0~L23顯示本實驗的資訊。練習：1、三-八解碼實驗2、四位加法器實驗3、四位比較器實驗4、四-十六解碼實驗6.實驗步驟(1).把PLD實驗板接至FD-CES實驗儀上。注意上右插座不要連。(2).使用Synario輸入邏輯設計，編譯生成熔絲圖文件，下載到ispLSI2096。(3).按下FD-CES實驗儀控制臺的STEP鍵，使數碼管的小數點全亮。(4).實驗操作:a.使K8~K16處於非有效狀態。b.置K0~K7使74244導通至IDB，並使74373接數。c.置KO~K7使74244導通，並使74374接數。d.關閉74244。e.使74373輸出至IDB，並寫入M(6116)中。f.使74374輸出至IDB，並使74373接數。g.讀出M至IDB，並使74374接數。h.使74373輸