SoC设计与EDA工具第2章SoC设计流程(1).pptxVIP

SoC设计方法与实现

SoC设计流程(1)第二章SoC设计方法与实现SoC设计特点及软硬件协同设计

SoC设计的特点软硬件协同设计基于标准单元的SoC芯片设计流程内容大纲SoPC设计流程

SoC设计的特点软硬件协同设计内容大纲

SoC设计特点SoC设计与传统的ASIC设计最大的不同在于以下两方面：SoC设计更需要了解整个系统?的应用，定义出合理的芯片架构，使得软硬件配合达到系统最佳工作状态。因而，软硬件协同设计被广泛采用。SoC设计是以IP复用或更大的平台复用为基础的。因而，基于IP复用的设计是SoC设计的特点。

架构设计软件设计芯片设计产品设计需求产品开发

软硬件协同设计硬件指SoC芯片部分，软件是指运行在SoC芯片上的系统及应用程序。在系统定义的初始阶段两者就紧密相连。建立虚拟硬件平台，评估系统性能，完成系统架构设计。软件设计者在硬件设计完成之前就可以获得软件开发的虚拟硬件平台。硬件设计工程师和软件设计工程师联合进行SoC系统芯片的开发及验证。

软硬件协同设计流程系统需求说明输入输出、功能、性能、功耗、成本、开发时间。高级算法建模与仿真基于高级语言创建系统的算法模型和仿真模型。软硬件划分建立硬件虚拟平台，完成软硬件划分。完成系统架构设计

软件和硬件实现的优缺点一个任务，如加解密（大量数学运算），在SoC上，用特定的硬件加速器上完成称为硬件实现，在处理器核上运行称为软件实现。

系统架构设计-软硬件划分系统架构设计的过程，是反复评估系统性能-修改系统架构，最终产生优化的系统架构，包括软件架构及芯片架构。

SoC设计流程(2)第二章SoC设计方法与实现基于标准单元的SoC芯片设计流程

基于标准单元的SoC芯片设计流程-ASIC设计流程

基于标准单元的SoC芯片设计流程硬件设计定义说明（HardwareDesignSpecification）硬件设计定义说明描述芯片总体结构、规格参数、模块划分、使用的总线，以及各个模块的详细定义等。模块设计及IP复用（ModuleDesignIPReuse）对于需要重新设计的模块进行设计；对于可复用的IP核，通常由于总线接口标准不一致需要做一定的修改。

基于标准单元的SoC芯片设计流程顶层模块集成（TopLevelIntegration）顶层模块集成是将各个不同的功能模块，包括新设计的与复用的整合在一起，形成一个完整的设计。通常采用硬件描述语言对电路进行描述，其中需要考虑系统时钟/复位、I/O环等问题。前仿真（Pre-layoutSimulation）前仿真也叫RTL级仿真。通过HDL仿真器验证电路逻辑功能是否有效。在前仿真时，通常与具体的电路物理实现无关，没有时序信息。

基于标准单元的SoC芯片设计流程逻辑综合（LogicSynthesis）逻辑综合是指使用EDA工具把由硬件描述语言设计的电路自动转换成特定工艺下的网表，即从RTL级的HDL描述通过编译与优化产生符合约束条件的门级网表。版图布局规划（Floorplan）版图布局规划完成的任务是确定设计中各个模块在版图上的位置，如·，确定I/O的位置，模块放置，电源规划等

基于标准单元的SoC芯片设计流程功耗分析（PowerAnalysis）在设计中的许多步骤都需要对芯片功耗进行分析，从而决定是否需要对设计进行改进。在版图布局规划后，需要对电源网络进行功耗分析（PNA，PowerNetworkAnalysis），确定电源引脚的位置和电源线宽度。在完成布局布线后，需要对整个版图的布局进行动态功耗分析和静态功耗分析。除了对版图进行功耗分析以外，还应通过仿真工具快速计算动态功耗，找出主要的功耗模块或单元。

基于标准单元的SoC芯片设计流程单元布局和优化（PlacementOptimization）单元布局和优化主要定义每个标准单元的摆放位置并根据摆放的位置进行优化。静态时序分析（STA，StaticTimingAnalysis）通过对提取电路中所有路径上的延迟等信息的分析，计算出信号在时序路径上的延迟，检查是否满足要求。

基于标准单元的SoC芯片设计流程形式验证（FormalVerification）形式验证也是一种静态验证方法。可测性电路插入（DFT，DesignforTest）可测性设计是SoC设计中的重要一步。通常，对于逻辑电路采用扫描链的可测试结构，对于芯片的输入/输出端口采用边界扫描的可测试结构。在整个设计流程中会多次引入形式验证用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改之前与修改之后功能的一致性。

基于标准单元的SoC芯片设计流程时钟树综合（ClockTreeSynthesis）SoC设计方法强调同步电路的设计