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3组合逻辑电路习题解答

3组合逻辑电路习题解答PAGE61

较的一位二进制数，用A、B表示，输出信号为比较结果：Y(A＞B)、Y(A＝B)和Y(A＜B)，则Y(A＞B)的逻辑表达式为。

8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为全加器。

9．多位加法器采用超前进位的目的是简化电路结构×。（√，×）

10．组合逻辑电路中的冒险是由于引起的。

A．电路未达到最简B．电路有多个输出

C．电路中的时延D．逻辑门类型不同

11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？

A．在输出级加正取样脉冲B．在输入级加正取样脉冲

C．在输出级加负取样脉冲D．在输入级加负取样脉冲

12．当二输入与非门输入为变化时，输出可能有竞争冒险。

A．01→10B．00→10C．10→11D．11→

13．译码器74HC138的使能端取值为时，处于允许译码状态。

A．011B．100C．101

14．数据分配器和有着相同的基本电路结构形式。

A．加法器B．编码器C．数据选择器D．译码器

15．在二进制译码器中，若输入有4位代码，则输出有个信号。

A．2B．4C．8D．

16．比较两位二进制数A=A1A0和B=B1B0，当A＞B时输出F=1，则F

。

A．B．

C．D．

17．集成4位数值比较器74LS85级联输入IA＜B、IA=B、IA＞B分别接001，当输入二个相等的4位数据时，输出FA＜B、FA=B、FA＞B分别为。

A．010B．001C．100D．

18．实现两个四位二进制数相乘的组合电路，应有个输出函数。

A．8B．9C．10D．

19．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要个异或门。

A．2B．3C．4

20．在图T3.20中，能实现函数的电路为。

（a）（b）（c）

图T3.20

A．电路（a）B．电路（b）C．电路（c）D．都不是

习题

1．分析图P3.1所示组合逻辑电路的功能，要求写出与-或逻辑表达式，列出其真值表，并说明电路的逻辑功能。

图P3.1

解：CO=AB+BC+AC

真值表

A

B

C

S

CO

A

B

C

S

CO

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

1

0

1

0

1

0

1

0

1

1

0

0

1

0

1

1

0

1

1

1

1

1

1

电路功能：一位全加器，A、B为两个加数，C为来自低位的进位，S是相加的和，CO是进位。

2．已知逻辑电路如图P3.2所示，试分析其逻辑功能。

图P3.2

解：（1）逻辑表达式

，，，

（2）真值表

A

B

C

F

A

B

C

F

0

0

0

0

1

0

0

1

0

0

1

1

1

0

1

1

0

1

0

1

1

1

0

1

0

1

1

1

1

1

1

0

（3）功能

从真值表看出，ABC=000或ABC=111时，F=0，而A、B、C取值不完全相同时，F=1。故这种电路称为“不一致”电路。

3．试用与非门设计一组合逻辑电路，其输入为3位二进制数，当输入中有奇数个1时输出为1，否则输出为0。

解：（1）真值表

A

B

C

F

A

B

C

F

0

0

0

0

1

0

0

1

0

0

1

1

1

0

1

0

0

1

0

1

1

1

0

0

0

1

1

0

1

1

1

1

（2）（无法用卡诺图化简）

（3）逻辑图

4．4位无符号二进制数A（A3A2A1A0），请设计一个组合逻辑电路实现：当0≤A＜8或12≤A＜15时，F输出1

解：（1）真值表：

A3

A2

A1

A0

F

A3

A2

A1

A0

F

0

0

0

0

0

0

0

0

0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

1

1

1