模8计数器verilog报告.pdf

实验名称

模8计数器

:xxx

班级：xxx

学号:xxxxx

报告日期:xxxxxx

1.实验目的

练习在modelsim下编写verilog程序，熟悉modelsim运行过程,

并学会用verilog编写一个模八计数器。

2.实验任务

编写一个模值为八的计数器的功能模块实现模为八带清零端的

〔异步清零〕；并且编写一激励模块来测试该模块。

3.实验内容及步骤

3.1实验内容

编写模8计数器模块及激励模块

3.2本次所实现的功能描述

模8计数器有两个输入端，分别为clock〔时钟控制输入端〕，

和clear〔异步清零端〕，一个输出端Q用来周期性的显示。

Clock:时钟信号，当上升沿到来时，计数器白动加一。

Clear:异步清零端，低电平到来时计数器白动清零。

Q:输出端，从000-111共八个状态

3.3本次实验的设计方案

带有异步清零端的模8计数器共有8个状态，所以输出端Q只需要

三位〔从000111〕共八个状态。还需要一个输入端〔clock〕来输入

时钟信号，另一个输入端〔clear〕来输入清零信号。

模8计数器的状态转移图如下：

clock模

8

Clear

计

数

器

具体方案如下:

1.进入modelsim后点击filenewproject.之后出现一个个

白己的文件夹。确认后会弹出一个对话框，点击creatNewFile,在工程

conuter_8下建立两个文件分别叫做counter_8的功能模块文件和

test_counter_8的测试激励模块文件。

2.双击进入文件后编写程序

3.编译，如果程序出错对程序进行修改。之后再编译，编译成功后

点击simulate进行仿真。.

4.观察仿真结果是否符合事先的设计。不符合继续修改程序。

模8计数器的功能模块如下：

modulecounter_8(clock,clear,q);

inputclock,clear;

output[2:0]q;

reg[2:0]q;

always@(posedgeclockornegedgeclear)

begin

if(!clear)

q=0;

else

q=q+1;

end

endmodule

测试激励如下：

moduletest_counter8;

regclk,clr;

wire[2:0]q;

counter_8counter(.clock(clk),.clear(clr),.q(q));

initial

clk=0;

always

#100clk=~clk;

initial

begin

clr=0;

#50clr=1;

#200clr=0;

#50clr=1;

end

initial

$monitor($time,clear=%b,clock=%b,q=%b”,clr,clk,q);

endmodule

3.4本次实验设计的结果

测试结果波形如下：

测试输出结果如下;

0cleE=0jclock=000

socleaiz=1cloc