Quartus II实验报告4_原创精品文档.pdf

CPLD/FPGA设计实验报告

实验名称：时序电路设计基础

实验目的：掌握QuartusII软件的基本使用方法，完成基本时序电路设计

实验内容：

实验一译码器

一、创建工程

工程名称：tt138_cas顶层实体文件名：tt138_cas

器件：EP1C3T100C7（要求：Cyclone系列任意器件）

二、创建文件

创建VerilogHDL文件，用always实现一个3——8译码器。

modulett138_cas(a,y,g1,g2a,g2b);

装input[2:0]a;

inputg1,g2a,g2b;

outputreg[7:0]y;

always@(a,y,g1,g2a,g2b)

订beginif(g1~g2a~g2b)

begincase(a)

3b000:y=8B1111_1110;

3b001:y=8B1111_1101;

线3b010:y=8B1111_1011;

3b011:y=8B1111_0111;

3b100:y=8B1110_1111;

3b101:y=8B1101_1111;

3b110:y=8B1011_1111;

3b111:y=8B0111_1111;

default:y=8b1111_1111;

endcaseend

elsey=8b1111_1111;

end

endmodule

三、编译工程

报告中下列数据是多少

totallogicelements

-1-

四、仿真电路

1、创建VWF文件

2、设定“EndTime”为20us

3、在VWF文件中添加NodeORBus

4、编辑波形

5、仿真

6、画出仿真结果

-2-

-3-

实验二译码器

一、创建工程

工程名称：tt138_assig顶层实体文件名：tt138_assig

器件：EP1C3T100C7（要求：Cyclone系列任意器件）

二、创建文件

创建VerilogHDL文件，用assign语句实现一个3——8译码器。

modulett138_assig(a,y,g1,g2a,g2b);