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EDA课设八位硬件乘法器
（2）乘法器中各模块
（电路的总体框图）
说明:此电路由五部分组成它们，分别是控制器，锁存器，寄存器，乘法器，加法器。
1控制器是一个乘法器的控制模块，用来接受实验系统上的连续脉冲。
2锁存器起锁存的作用，它可以锁存8位乘数。
3移位寄存器起移位的作用，便于被乘数可以逐位移出。
4乘法器功能类似一个特殊的与非门。
5加法器用于8位乘数和高8位相加。
三、选择器件与功能模块
选择器件：
SREG8B(移位寄存器)
REG16B(16位琐存器)
ARICTL（运算控制器）
ANDARITH(1位乘法器)
ADDER8B（8位加法器）
数码管（显示结果）
功能模块：
1．8位右移寄存器SREG8B
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYSREG8IS
PORT(CLK:INSTD_LOGIC;LOAD:INSTD_LOGIC;
DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);
EN:INSTD_LOGIC;
QB:OUTSTD_LOGIC);
ENDSREG8;
ARCHITECTUREbehaveOFSREG8IS
SIGNALREG8:STD_LOGIC_VECTOR(7DOWNTO0);
BEGIN
PROCESS(CLK,LOAD,EN)
BEGIN
IFEN=1THEN
IFLOAD=1THENREG8=DIN;
ELSIFCLKEVENTANDCLK=1THEN
REG8(6DOWNTO0)=REG8(7DOWNTO1);
ENDIF;
ENDIF;
ENDPROCESS;
QB=REG8(0);
ENDbehave;
时序仿真图：
2.8为加法器ADDER8B
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYadder8IS
PORT(B,A:INSTD_LOGIC_VECTOR(7DOWNTO0);
S:OUTSTD_LOGIC_VECTOR(8DOWNTO0)
);
ENDadder8;
ARCHITECTUREbehaveOFadder8IS
BEGIN
S=0A+B;
ENDbehave;
时序仿真图：
3.选通与门模块：ANDARITH
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYandarithIS
PORT(ABIN:INSTD_LOGIC;
DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);
DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));
ENDandarith;
ARCHITECTUREbehaveOFandarithIS
BEGIN
PROCESS(ABIN,DIN)
BEGIN
FORIIN0TO7LOOP
DOUT(I)=DIN(I)ANDABIN;
ENDLOOP;
ENDPROCESS;
ENDbehave;
时序仿真图：
4.16为锁存寄存器REG16
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYREG16IS
PORT(CLK,CLR,EN:INSTD_LOGIC;
D:INSTD_LOGIC_VECTOR(8DOWNTO0);
Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0)
);
ENDREG16;
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