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FIR数字滤波器的设计开题报告

湖南科技大学2023届毕业设计〔论文〕开题报告

题 目

作者姓名

FIR数字滤波器的设计

学号 所学专业

一、设计的要求、意义，同类筹划工作国内外现状、存在问题

工程来源与设计要求：.

工程来源：

随着音频信号处理的进展以及各种家用音频处理器的诞生，人们对音质和处理速度的要求越变越高。而人耳能听到的声音频率范围为

20Hz-20000Hz。语音信号频率最高为3400Hz，大多数的语音信号频率都在低频区，假设语音信号中有高频噪声，播放此音频文件可以听到正常的语音中夹杂有刺耳的鸣叫声。本设计就是针对音频设备的滤波问题，提出了基于FPGA的FIR数字滤波器的设计与实现。设计要求：

设计一个可以消退语音信号中高频噪声的

FIR低通滤波器，它的性能指标如下：

信号的采样频率FS：22050HZ；

通带边界频率Pf：3859Hz；

阻带边界频率Sf：6615Hz；

阻带衰减不小于-50dB。

同类设计工作国内外现状、存在的问题：

在国内外的争论中，设计FIR滤波器所涉及的乘法运算方式有：并行乘法、位串行乘法和承受分布式算法的乘法。

并行乘法虽然速度快，同时占用的硬件资源极大。假设滤波器的阶数增加，乘法器位数也将变大，硬件规模将变得格外浩大。

位串行乘法器的实现方法主要是通过对乘法运算进展分解，用加法器来完成乘法的功能，也即无乘法操作的乘法器。但由于一个8*8位的乘法器输出为16位，为了得到正确的16位结果，串行输入的二进制补码数要进展符号位扩展，马上串行输入的8位二进制补码数前补8个0(对正数)或8个1(对负数)后才输入乘法器。假设每一位的运算需要一个时钟周期的话，这个乘法器需要16个时钟周期才能计算出正确结果，这就意味着此类乘法器要完全计算出结果的延迟必将会很大。所以位串行乘法器虽然使得乘法器的硬件规模到达了最省，但是由于是串行运算，使得它的运算周期过长，速度与规模折衷考虑时不是最优的。

分布式算法(DistributedArithmetic，DA)的主要特点是奇异的利用ROM查找表将固定系数的乘累加(Multiply—accumulator，MAC)运算转化为查表操作，它与传统算法实现乘累加运算的不同在于执行局部积运算的先后顺

序不同。分布

式算法在完成乘累加功能时是通过将各输入数据每一对应位

进展相加形成相应的局部积，然后再

产生的局部积预先

对各个局部积存加形成最终结果，而传统算

法是

DA算

等到全部乘积已经产生之后再来相加来完成乘累加运算的。就小位宽来说，

法设计的FIR滤波器的速度可以显著的超过基于MAC的设计。相对于前两种方法，DA算法既可

以全并行实现，又可以全串行实现，还可

以串并行

结合实现，可以在硬件规模和滤波器速度之间作适当的折中，是现在被

争论的主要方法。

FIR数字滤波器的实现，大体可以分为软件实现和硬件实现方法两种。软件实现方法即是在通用的微型计算机上用软件实现。利用计算机的存储器、运算器和掌握器把滤波所要完成的运算编成程序通过计算机来执行，软件可由使

同语

用者自己编写，也可以使用现成的。国内外的争论机构、公司已经推出了不

一言的信号滤波处理软件包。但是这种方法速度慢，难以对信号进展实时处理，虽然可以用快速傅立叶变

换算法来加快计算速度，但要到达实时处理要付出很高的代价，因而

多用于教学与科研。

硬件实现即是设计特地的数字滤波硬件，承受硬件实现的方法一般都比承受软件实现方法要困难得多，目前主要承受的方法有两种：一种是承受DSP(DigitalSignalProcessing)处理器来实现，另一种是承受固定功能的专用信号处理器。¨二者相比，固定功能的DSP专用器件可以供给很好的实时性能，但其敏捷性差，研发周期长，难度也比较大：DSP处理器的本钱低且速度较快，敏捷性好，但由于软件算法在执行时的挨次性，限制了它在高速和实时系统中的应用。在一些高速应用中，系统性能的要求不断增长，而DSP性能的提高却落后于需求的增长。

现在，大规模可编程规律器件为数字信号

处理供给了一种的实现方案。分布式算法可以很好地在FPGA(FieldProgrammableGateArray)中实现，然而却不能有效的在DSP处理嚣

中实现，所以承受FPGA使用分布式算法实现FIR数字滤波器有着很好的进展前景。

承受现场可编程门阵列FPGA束实现FIR数字滤波器，既兼顾ASIC器件(固定功能I)St，专用芯片)的实时性，又具有DSP处理器的敏捷性。FPGA和DSP技术的结合能够更进一步提高集成度、加快速度和扩展系统功能。用FPGA设计的产品还具有体积小、迷度快、重量轻、功耗低、牢靠性高、仿制困难、上批量本钱低等