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哈理工大学软件学院集成系
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共享文档，严禁翻版2012.7.3
共享文档，严禁翻版
2012.7.3
综合复习资料（综合测试版）一、名词解释
1、Synthesis:synthesisisthetransformationofanideaintoamanufacturabledevicetocarryoutanintendedfunction.
2、SOLD(SynopsysOn-LineDocumentation):Itisawebsitetoprovideanswers.
3、STA(StaticTimingAnalysis):Amethodfordeterminingofacircuitmeetstimingconstraintswithouthavingtosimulateclockcycles.
4、Clockskew:Toaccountforvaryingdelaysbetweentheclocknetworkbranches.5、Jitter:Becausesomeuncertainfactors,whichleadstotheclockhappendrift.
6、RTL(RegisterTransferLevel):Itisacodingstylemeansdescribingtheregisterarchitecture,thecircuittopology,andthefunctionalitybetweenregisters.
7、TCL(ToolCommand Language):Itis an “open”, industry-standardlanguage,developedatUCABerkeley.
8、PVT: STAscales each cell and net delay based on Process, Voltage,and
Temperaturevariations.
9、CTS(ClockTreeSynthesis):Bufferclocktimingdeviceintherightplace,andavoidtheCLOCKtoSKEW.
10、BDD(BinaryDecisionDiagram):ThebinarydecisiondiagramisusedtorepresentthedatastructureoftheBooleanfunctions.
二、填空
1、Designobjects:Design、Cell、Reference、Port、Pin、Net、Clock
2、Theadvantagesofsynthesis: reusability、verifiable、portability、prestige、productivity、abstraction、designtricks
3、SynthesisisConstraint-Driven,isPath-Based.
4、Synthesis=translation+optimization+mapping5、GTECHhasnothingtodowithtechnology.
三、简答
1、Cell-BaBehavioralLevel
答：1.Behaviorallevel2.RTLLevel3.LogicSynthesis4.LogicLevelDesign5.CircuitLevelDesign6.LayoutLevelDesign7.PostVerificationsed-Flow
2、LogicSynthesisOverview
答：1.RTLDesign2.HDLCompiler3.DesignCompiler4.OptimizedGate-levelNetlist
3、What.synopsys_dc.setupdefined
答：link_librarytarget_librarysymbol_library
search_pathsynthetic_library
4、whatis.synopsys_dc.setup？
答：启动文件（startup files）DC : .synopsys_dc.setup
Definedprocesspathtothelibraryandthe
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