原创力文档- 1、本文档共9页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
Candence数字仿真参数大全
?????我们知道，由于NC-Verilog使用了NativeCompileCode?的技术来加强电路模拟的效率，因此在进行模拟时必须经过compile(ncvlog?命令）以及elaborate(ncelab命令）的步骤。编译之后，针对每一个HDL设计单元会产生中间表达。接着elaborate命令会建立整个电路的结构，产生可以用来模拟的资料。最后使用ncsim命令来进行模拟。
?1、三命令模式(wolf评论：分步执行，了解即可，没有必要尝试！)
????命令如下：
????ncvlog-frun.f
????ncealbtb-accesswrc
????ncsimtb-gui
第一个命令中，run.f是整个的RTL代码的列表，值得注意的是，我们需要把tb文件放在首位，这样可以避免出现提示timescale的错误。
第二个命令中，access选项是确定读取文件的权限。其中的tb是你的tb文件内的模块名字。
第三个命令中，gui选项是加上图形界面
值得注意的是，在这种模式下仿真，是用“?-”的。而下边要说的ncverilog是采用“?+”的。
?2、单命令模式
????ncverilog+access+wrcrtl+gui
????在这里，各参数与三命令模式相同。注意“?+”。
????在本文里将详细讲述ncverilog?的各种常用的参数，对于三命令模式，请读者自己查看资料。
????+cdslib+...???????????设定你所仿真的库所在
????+define+macro...?????预编译宏的设定
????+errormax+整数???????当错误大于设定时退出仿真
????+incdir+path?????????设定include的路径
????+linedebug???????????允许在代码中设定linebreakpoint(wolf评论：可以与+gui结合，利用simvisiontrace代码！)
????+log+logfile???????????输出到名为logfile的文件中
????+status???????????????显示内存和CPU的使用情况
????+work???????????????工作库
????+access+w/r/c???????读取对象的权限,缺省为无读(-w)无写(-r)无连接(-c)
????+gui?????????????????显示图形交互界面
????+inputscript_file?????输入脚本文件(wolf评论：可以通过此option输入tcl脚本)
????+licqueque???????????如无licence等待licence(wolf评论：遇到licence紧张的情况，可以尝试一下！)
????+run???????????????如果在GUI交互界面下,?启动后将自动开始仿真
????+loadpli1=...?????????动态加入PLI
????+timescale???????????设定仿真单位和精度(wolf评论：与nctimescale有何区别？)
????+nocopyright???????不显示版权信息
+nospecify??????????????????????Suppressestimingchecksandpathdelaysinspecifyblocks.
?????????????????????????????????IgnoreSDFannotations.
+notimingcheck??????????????????Dontexecutetimingchecks
在CadenceVerilog仿真器中使用Verilog库：
使用库文件
在命令行中使用选项：-vfile_name
使用库目录
在命令行中使用选项–ydirectory_name
在命令行中使用选项+libext+file_extension(wolf评论：譬如＋libext+.v)
在使用库目录时，如果每个文件都有一个扩展名，则在CadenceVerilog仿真器必须用+libext选项指定其扩展名。仿真器中没有缺省地使用.v作扩展名
使用-v或-y选项指定库时，只编译那些设计中用到的模块。如果在命令行中直接输入库文件名而没有使用-v选项（或在文件中使用编译指导`include），则库中所有模块都被编译。使用选项大大压缩编译时间及内存空间。在NCVerilog中也压缩了使用的磁盘空间。
3、命令大全
1.ncvlog[options]source_file...
Options:
-DEF
文档评论（0）