具有多层互连结构的半导体器件及其制造方法和设计方法.pdf

(19)中华人民共和国国家知识产权局

(12)发明专利说明书

(10)申请公布号CN1694249A

(43)申请公布日2005.11.09

(21)申请号CN200410085188.0

(22)申请日2004.09.30

(71)申请人富士通株式会社

地址日本神奈川县

(72)发明人高山稔雄伊藤哲也

(74)专利代理机构隆天国际知识产权代理有限公司

代理人郑特强

(51)Int.CI

H01L23/52

H01L21/768

权利要求说明书说明书幅图

(54)发明名称

具有多层互连结构的半导体器件及

其制造方法和设计方法

(57)摘要

本发明提供具有多层互连结构的半

导体器件及其制造方法和设计方法，在该

互连结构中，通路塞密度在上层部分中比

在下层部分中要大，其中通过将上层通路

塞的密度限制为60％或更小，在形成上方

通路塞时能够避免下方通路塞的剥离，该

密度是对于具有每个边为50－100微米大

小的单位面积而定义的。

法律状态

法律状态公告日法律状态信息法律状态

专利权的转移IPC(主分

类):H01L23/52专利

号:ZL2004100851880登记生效

日更事项:专利权人

专利申请权、专利权

2023-07-14变更前权利人:富士通半导体股份

的转移

有限公司变更后权利人:富士通株

式会社变更事项:地址变更前权利

人:日本神奈川县变更后权利人:

日本神奈川县

权利要求说明书

Claim1.一种半导体器件，包括：

第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝

缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互

连图案形成公共的第一平坦化主表面；

第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互

连图案，形成于所述第二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所

述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及

第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互

连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所

述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；

所述第二互连图案通过多个通路塞连接于所述第一互连图案，所述多个通路塞延伸

穿过所述第二层间绝缘膜并且形成第一通路塞组，

所述第三互连图案通过多个通路塞连接于所述第二互连图案，所述多个通路塞延伸

穿过所述第三层间绝缘膜并且形成第二通路塞组，

所述第一通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第一密度值，

该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路

塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置

于所述单位面积中的所述通路塞的总面积之比，

所述第二通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第二密度值，

该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路

塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置

于所述单