大二上数电课件组合可编程.pptxVIP

4.5组合可编程逻辑器件4.5.1PLD的结构、表示方法及分类4.5.2组合逻辑电路的PLD实现

4.5组合可编程逻辑器件可编程逻辑器件(ProgrammableLogicDevice,简称PLD)是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。

4.5.1PLD的结构、表示方法及分类与门阵列或门阵列乘积项和项PLD主体输入电路输入信号互补输入输出电路输出函数反馈输入信号可由或阵列直接输出，构成组合输出；通过寄存器输出，构成时序方式输出。1、PLD的基本结构输入缓冲器组成，有的锁存器或寄存器

与门阵列或门阵列乘积项和项互补输入

2.PLD的表示方法(1)连接的方式被编程接通单元

(2)基本门电路的表示方式与门或门ABCLABC≥1LDABCDF1LF1=A?B?CLF1=A+B+C+DL

输出恒等于0的与门输出为1的与门输入缓冲器三态输出缓冲器

(3)编程连接技术PLD表示的与门熔丝工艺的与门原理图

VCC+(5V)R3kWLD1D2D3ABC高电平A、B、C有一个输入低电平0VA、B、C三个都输入高电平+5V5V0V5V低电平LVCCABCD5V5V5VL=A?B?C

连接连接连接断开A、B、C中有一个为0A、B、C都为1输出为0；输出为1。L=AC断开连接连接断开L=ABCXX器件的开关状态不同,电路实现逻辑函数也就不同101111

(4)浮栅MOS管开关（自学）用不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同。SIMOS管连接的PLD，采用紫外光照射擦除；FlotoxMOS管和快闪叠栅MOS管，采用电擦除方法。浮栅MOS管叠栅注入MOS(SIMOS)管浮栅隧道氧化层MOS(FlotoxMOS)管快闪(Flash)叠栅MOS管

当浮栅上带有负电荷时，使得MOS管的开启电压变高，如果给控制栅加上VT1控制电压，MOS管仍处于截止状态。若要擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压，MOS管导通。a.叠栅注入MOS(SIMOS)管（自学）25V25VGND5V5VGNDiDVT1VT2vGS浮栅无电子O编程前iDVT1VT2vGS浮栅无电子浮栅有电子O编程前编程后

5V5VGND5V5VGND导通截止

L=B?C连接连接断开断开连接连接断开断开1111

浮栅延长区与漏区N+之间的交叠处有一个厚度约为80A(埃)的薄绝缘层——遂道区。当遂道区的电场强度大到一定程度，使漏区与浮栅间出现导电遂道，形成电流将浮栅电荷泄放掉。遂道MOS管是用电擦除的，擦除速度快。b.浮栅隧道氧化层MOS(FlotoxMOS)管（自学）

结构特点:1.闪速存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+区和漏极N+区是对称的；2.浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。c.快闪叠栅MOS管开关（FlashMemory)（自学）特点：结构简单、集成度高、编程可靠、擦除快捷。

3.PLD的分类PROMPLAPALGAL低密度可编程逻辑器件（LDPLD）EPLDCPLDFPGA高密度可编程逻辑器件（HDPLD）可编程逻辑器件（PLD）1、按集成密度划分为

2、按结构特点划分简单PLD(PAL，GAL)复杂的可编程器件(CPLD):CPLD的代表芯片如：Altera的MAX系列现场可编程门阵列(FPGA)

PLD中的三种与、或阵列与阵列、或阵列均可编程(PLA)与阵列固定，或阵列可编程(PROM)与阵列可编程，或阵列固定(PAL和GAL等)３、按PLD中的与、或阵列是否可编程分

4.5.2组合逻辑电路的PLD实现例1由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。BnAnSnCn+1Cn

AnBnCnAnBnAnCnBnCn全加器AnBnCnAnBnCnAnBnCnBnAnSnCn+1Cn

试写出该电路的逻辑表达式。