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数字电路分析与设计
（第四章数字电路中基本触发器）
（电平触发的触发器）
主讲周箭
电工电子基础教学中心
电平触发的触发器
在时序逻辑电路中，都要求用一个统一信号来协调整个电路的工作。
统一信号：时钟脉冲CP。
没有时钟信号时，电路状态不会翻转（变化）；
有时钟信号触发时，电路的输出状态翻转（变化）。
时钟控制高电平触发RS触发器
右图所示典型原理图。
当CP=0时，G、G输出为高（被封锁）；
34
触发器的输出受RD、SD控制；
RD：（异步）清零端；
SD：（异步）置数端。
时钟控制高电平触发RS触发器
在CP=0时，可以用RD、SD来设置触发器输出端的初始状态；
当初态设置好后，都应置为高电平。
R、
DSD
当CP=1时，G3、G4开放（电路整体上相当一个基本RS触发器）
R、S的变化，将影响触发器的输出。
时钟控制高电平触发RS触发器
电路特点：
输出状态是否变化由CP脉冲控制，但输出状态由R、S决定；
若不计翻转时间（传输延迟），CP脉冲高电平信号出现和触发器状
态翻转是同时发生的，又称同步触发器（锁存器）。
电路分析：
Qn：CP脉冲作用前的触发器状态（初始状态、初态、现态）；
n+1
Q：CP脉冲作用后的触发器状态（下一状态、次态）。
时钟控制高电平触发RS触发器
nn+1
RDSDRSQQ功能说明
功能表（真值表）01×××0异步清零
10×××1异步置数
110000
次态卡诺图：保持
110011
QnQn+1
输入：R、S、；输出：。110101
置数
110111
111000
清零
111010
11110×
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