项目三组合逻辑电路.ppt

3.1.5加法器完成二进制数加法运算的单元电路称为加法器。在数字系统中算术运算都是利用加法进行的，因此加法器是数字系统中最基本的运算单元。由于二进制运算可以用逻辑运算来表示，因此我们可以用逻辑设计的方法来设计运算电路。加法器按照所实现的逻辑功能不同，分为半加器和全加器。第63页,共67页，星期六，2024年，5月1.一位加法器半加器半加指的是只考虑将两个二进制数相加，不考虑低位向本位的进位。实现半加逻辑功能的单元电路称为半加器。半加器不考虑低位向本位的进位，因此它有两个输入端和两个输出端。全加器两个多位二进制数进行加法运算时，除了最低一位（可以使用半加器）以外，每一位相加时，不仅需要考虑两个加数的相加，还要考虑低一位向本位的进位，即两个加数和低一位的进位，3个数相加。这样的加法叫全加。完成全加逻辑功能的单元电路称为全加器。全加和半加之间的主要区别在于半加器“两个数”，全加器“三个数”。第64页,共67页，星期六，2024年，5月2.多位加法器（1）串行进位加法器两个多位二进制数进行加法运算时，上述的一位二进制数加法器是不能完成的，必须把多个这样的全加器连接起来使用。由全加器的串联可构成n位加法器，每个全加器表示一位二进制数据，构成方法是依次将低位全加器的进位CO输出端连接到高位全加器的进位输入端CI。这种加法器的每一位相加结果都必须等到低一位的进位产生之后才能形成，即进位在各级之间是串联关系，所以称为串行进位加法器。其结构示意图如下图所示。第65页,共67页，星期六，2024年，5月（2）先行进位加法器为了提高运算速度，必须设法减小由于进位引起的时间延迟，方法就是事先由两个加数构成各级加法器所需要的进位。集成加法器74LS283就是先行进位加法器，其逻辑符号如下图所示。74LS283执行两个4位二进制数加法，每位有一个和输出，最后的进位CI由第4位提供，产生进位的时间一般为22ns。第66页,共67页，星期六，2024年，5月感谢大家观看第67页,共67页，星期六，2024年，5月**（2）3位二进制优先编码器74LS148输入：逻辑0(低电平）有效，优先权最高是优先权最低是输出：反码第31页,共67页，星期六，2024年，5月集成3位二进制优先编码器74LS148EI为使能输入端，低电平有效。EO为使能输出端，高电平有效，一般接至低位芯片。GS为扩展输出端，低电平有效，起扩展电路的作用。当EI=0时，编码器正常工作，允许高级别输入端有效低信号，对其进行编码。此时编码器有正常编码输出时，EO=1，GS=0；当EI=0时，编码器允许编码，但是输入端没有有效低电平信号时，即输入全是高电平时，EO=0，GS=1，输出全是1；当EI=0时，编码器正常工作当EI=1时，编码器不能正常工作。EO=1，GS=1，输出全是1。第32页,共67页，星期六，2024年，5月集成3位二进制优先编码器74LS148的级联:两块8线-3线实现16线-4线优先编码器EI=0，EO=1，GS=Y3=0EI=1，低位芯片不允许编码Y0=Y1=Y3=1当高位芯片没有编码要求时，GS=Y4=1，Y0=Y1=Y3=1第33页,共67页，星期六，2024年，5月3.2.2译码器译码是将给定的代码翻译成相应的输出信号或另一种形式代码的过程。译码是编码的逆过程。能够完成译码工作的器件称为译码器。它也是一种多输入、多输出的组合逻辑电路。在数字系统中，处理的是二进制代码，而人们习惯于用十进制，故常常需要将二进制代码翻译成十进制数字或字符，并直接显示出来。第34页,共67页，星期六，2024年，5月1.二进制译码器二进制译码器是将二进制代码翻译成相应输出信号的电路。它有m个输入端，2m个输出端。输入信号是二进制代码，输出信号是一组高、低电平信号。下表所示为2-4线译码器功能表。输入端为A0和A1，输出端为Y0～Y3。当A1A0取不同的值时，Y0～Y3分别处于有效的状态，电路实现译码功能。输入、输出均为高电平有效。第35页,共67页，星期六，2024年，5月根据功能表，可以求出输出Y0～Y3的表达式：根据表达式，画出实现电路如图所示。第36页,共67页，星期六，2024年，5月下图所示为3-8线译码器74HC138的逻