FPGA期末复习题(答案)知识点题型.pdf

1、FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。

2、CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定；

FPGA的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。

3、大规模可编程器件主要有CPLD和FPGA两类，其中CPLD通过可编程乘积项逻辑实现

其逻辑功能。基于SRAM的FPGA器件，每次上电后必须进行一次配置。FPGA内部阵列

的配置一般采用在电路可重构技术，编程数据保存在静态存储器(SRAM)，掉电易失。

4、目前世界上有十几家生产CPLD/FPGA的公司，最大的两家是：Altera，Xilinx。

5、硬件描述语言(HDL)是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、

数据流描述的语言，它的种类很多，如VHDL、VerilogHDL、AHDL

6、WHEN_ELSE条件信号赋值语句和IF_ELSE顺序语句的异同：

*WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语

句，必须放在结构体中。*IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中

7、可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。原理

图输入方式是一种最直接的设计描述方式，波形设计输入适用于时序逻辑和有重复性的逻辑

函数。硬件描述语言的突出优点是：

*语言与工艺的无关性；语言的公开可利用性，便于实现大规模系统的设计；

*具有很强逻辑描述和仿真功能，而且输入效率高，在不同设计输入库之间的转换非常方

便，用不着对底层的电路和PLD结构的熟悉。

8、用VHDL/VeilogHDL语言开发可编程逻辑电路的完整流程：文本编辑→功能仿真→逻

辑综合→布局布线→时序仿真。

*所谓综合，就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，

将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条件。

综合的过程也是设计目标的优化过程，其目的是将多个模块化设计文件合并为一个网表文

件，供布局布线使用，网表中包含了目标器件中的逻辑单元和互连的信息。

*布局布线就是根据设计者指定的约束条件(如面积、延时、时钟等)、目标器件的结构资源

和工艺特性，以最优的方式对逻辑元件布局，并准确地实现元件间的互连，完成实现方案(网

表)到使实际目标器件(FPGA或CPLD)的变换。

/*

9、基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合

→适配→时序仿真→编程下载→硬件测试。*综合是EDA设计的关键步骤，综合就是将电

路的高级语言转换成低级的，可与FPGA/CPLD相映射的功能网表文件。为实现系统的速度、

面积、性能的要求，需要对综合加以约束，称为综合约束。10、构成一个完整的VHDL语

言程序的五个基本结构：

实体(ENTITY)、结构体(ARCHITECURE)、配置(CONFIGURATION)、库(LIBRARY)、程

。

*实体的由实体说明和结构体两部分组成。实体说明部分用于描述所设计系统的外部端口信

号和参数的属性和设置，而结构体部分则定义了设计单元的具体功能、行为、数据流程或内

部结构。

*结构体的三种描述方式，即行为级描述、数据流级描述和结构级描述。*结构体通常由结

构体名称、定义语句和并行处理语句构成。*程序包用于存放各设计模块能共享的数据类型、

常数、子程序等。

*库用于存放已编译的实体、结构体、程序包和配置，可以通过其目录进行查询和调用。在

VHDL语言中，可以存在多个不同的库，但是库与库之间是独立的，不能互相嵌套。它可由

用户生成或由ASIC芯片制造商提供，以便于在设计中为大家所共享。

*库用于存放已编译的实体、结构体、程序包和配置，可以通过其目录进行查询和调用。在

VHDL语言中，可以存在多个不同的库，但是库与库之间是独立的，不能互相嵌套。它可由

用户生成或由ASIC芯片制造商提供，以便于在设计中为大家所共享。常用库：

(1)IEEE库：IEEE库主要包括std_logic_1164、numeric_bit、numeric_std等程序包，还有一

些程序包非IEEE标准，但并入IEEE库，如std_logic_ari