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(有代码)基于libero的数字逻
辑设计仿真及验证实验(4-8)
计算机____学院___专业___班________组
学号______
姓名____协作者______________教师评定_________________
实验题目_________基于Libero的数字逻辑设计仿真及验证实验
_________
1、熟悉EDA工具的使用；仿真基本门电路。
2、仿真组合逻辑电路。
3、仿真时序逻辑电路。
4、基本门电路、组合电路和时序电路的程序烧录及验证。
5、数字逻辑综合设计仿真及验证。
实验报告
1、基本门电路
一、实验目的
1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、
74HC86进行VerilogHDL设计的方法。
二、实验环境
Libero仿真软件。
initial
begin
a=4b0000;b=4b0001;
#10b=b1;
#10b=b1;
#10b=b1;
a=4b1111;b=4b0001;
#10b=b1;
#10b=b1;
#10b=b1;
end
endmodule
//74HC02代码-或非
//HC02.v
moduleHC02(A,B,Y);
input[4:1]A,B;
output[4:1]Y;
assignY=~(A|B);
endmodule
//74HC02测试平台代码
//test.v
`timescale1ns/1ns
moduletest2();
reg[4:1]a,b;
wire[4:1]y;
HC02u2(a,b,y);
initial
begin
a=4b0000;b=4b0001;
#10b=b1;
#10b=b1;
#10b=b1;
a=4b1111;b=4b0001;
#10b=b1;
#10b=b1;
#10b=b1;
end
endmodule
//74HC04代码-非
//HC04.v
moduleHC04(A,Y);
input[6:1]A;
output[6:1]Y;
assignY=~A;
endmodule
//74HC04测试平台代码
//test.v
`timescale1ns/1ns
moduletest3();
reg[6:1]a;
wire[6:1]y;
HC04u3(a,y);
initial
begin
a=4b000001;
#10a=a1;
#10a=a1;
#10a=a1;
#10a=a1;
#10a=a1;
end
endmodule
//74HC08代码-与
//HC08.v
moduleHC08(A,B,Y);
input[4:1]A,B;
output[4:1]Y;
assignY=AB;
endmodule
//74HC08测试平台代码
//test.v
`timescale1ns/1ns
moduletest4();
reg[4:1]a,b;
wire[4:1]y;
HC08u4(a,b,y);
initial
begin
a=4b0000;b=4b0001;
#10b=b1;
#10b=b1;
#10b=b1;
a=4b1111;b=4b0001;
#10b=b1;
#10b=b1;
#10b=b1;
end
endmodule
//74HC32代码-或
//HC32.v
moduleHC32(A,B,Y);
input[4:1]A,B;
output[4:1]Y;
assignY=A|B;
endmodule
//74HC32测试平台代码
//test.v
`timescale1ns/1ns
moduletest5();
reg
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