EDA数字钟课程设计--用VHDL语言实现数字钟的设计.pdf

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课程设计报告

设计题目：用VHDL语言实现数字钟的设计

班级：电子1002班

学号

姓名：于晓

指导教师：李世平、李宁

设计时间：2012年12月

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摘要

数字钟是一种用数字电路技术实现时、分、秒计时的钟表。本设计主要是实现数

字钟的功能，程序用VHDL语言编写，整体采用TOP-TO-DOWN设计思路，具有基

本的显示年月日时分秒和星期的功能，此外还有整点报时功能。该数字钟的实现

程序分为顶层模块、年月模块、日模块、时分秒定时模块、数码管显示模块、分

频模块、星期模块，此外还有一个库。该程序主要是用了元件例化的方法，此外

还有进程等重要语句。

没有脉冲时，显示时分秒，set按钮产生第一个脉冲时，显示年月日，第2

个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7、

8个脉冲到来时分别可预置日期、时、分、秒、星期，第9个脉冲到来时设置星

期后预置结束，正常工作，显示的是时分秒和星期。调整设置通过Up来控制，

UP为高电平，upclk有脉冲到达时，预置位加1，否则减1。当整点到达时，报

时器会鸣响，然后手动按键停止报时。

关键词：数字钟，VHDL，元件例化，数码管

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1、课程设计目的

掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法

2、课程设计内容及要求

设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6

个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉

冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉

冲到来时分别可预置日期、时、分、秒，第8个脉冲到来后预置结束，正常工

作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则

减1，还可以在此基础上增加其它功能。

3、VHDL程序设计

3.1整体设计思路

本设计采用top-down模式设计，分模块进行，各功能都使用元件例化方式

设计，主要有LED显示模块、时分秒定时模块、日期模块、年月模块、分频模块、

星期模块，此外还创建了一个程序包，用来实现年月日、时分秒的加减调整。主

要运用了过程语句、元件例化语句、信号赋值语句、和顺序语句

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图3-1-1整体结构图

图3-1-2顶层模块引脚图

3.2各模块设计思路

3.2.1普通计数器（时、分、秒、月、年计数器）设计

时钟模块通过调用程序包的时分秒加减过程语句实现两个六十进制，一个二

十四进制，秒的进位信号作为分的计数时钟信号，分的进位信号作为时的时钟信

号。时的进位信号通过管脚映射到日期模块的计数时钟信号。

定时功能在时分秒模块中，是由分计数器在到达59时产生一个脉冲，让

speaker产生高电位鸣响。

年月模块主要实现月份的十二进制计数器，和100进制的年份计数器。月份

的计数信号由日期模块的进位信号传递过来，年份的时钟信号由月份的进位信号

产生。

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