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如题所示，本文是使用VHDL语言编写的IIC总线的24C02的读写例程，程序加了中文注释便于想我一样的初学者理解，写使用的写一个字节，读使用的随机读，具体参考24c02的手册
libraryIEEE;
useIEEE.std_logic_1164.all;
useIEEE.std_logic_arith.all;
useIEEE.std_logic_unsigned.all;
entityiic_comis
port(
clk:inSTD_LOGIC;
rst_n:inSTD_LOGIC;
sw1_en:inSTD_LOGIC;--读使能
sw2_en:inSTD_LOGIC;--写使能
scl:outSTD_LOGIC;
sda:inoutSTD_LOGIC;
dis_data:outSTD_LOGIC_VECTOR(7downto0)
);
endentityiic_com;
architectureiic_communicationofiic_comis
signalsw_state:STD_LOGIC;
signalcnt_delay:STD_LOGIC_VECTOR(8downto0);
signalscl_pos:STD_LOGIC;
signalscl_hig:STD_LOGIC;
signalscl_neg:STD_LOGIC;
signalscl_low:STD_LOGIC;
signaldb_r:STD_LOGIC_VECTOR(7downto0);
signalread_data:STD_LOGIC_VECTOR(7downto0);
signalsda_r:STD_LOGIC;
signalsda_in:STD_LOGIC;
signalsda_link:STD_LOGIC;
signalnum:STD_LOGIC_VECTOR(3downto0);
constantDEVICE_READ:STD_LOGIC_VECTOR(7downto0):=--器件地址读
constantDEVICE_WRITE:STD_LOGIC_VECTOR(7downto0):=--器件地址写
constantWRITE_DATA:STD_LOGIC_VECTOR(7downto0):=--写入的数据
constantBYTE_ADDR:STD_LOGIC_VECTOR(7downto0):=--写入的地址
typestateis(IDLE,START1,ADD1,ACK1,ADD2,ACK2,START2,ADD3,ACK3,DATA,ACK4,STOP1,STOP2);
signalcstate:state;
signaltemp_sw1,temp_sw2:Std_LOGIC;
begin
process(clk,rst_n)
begin
if(rst_n=0)then
sw_state=0;
elsif(clkeventANDclk=1)then
if(sw1_en=1)then
sw_state=0;
elsif(sw2_en=1)then
sw_state=1;
endif;
endif;
endprocess;
process(clk,rst_n)
begin
if(rst_n=0)then
cnt_delay=0x00;
elsif(clkeventANDclk=1)then
if(cnt_delay=10#499#)then --相当于500分频，得到100K时钟
cnt_delay=0x00;
else
cnt_delay=cnt_delay+1;
endif;
endif;
endprocess;
scl_pos=1when(cnt_delay=10#499#)else
0; --IIC时钟上升沿
scl_hig=1when(cnt_delay=10#124#)else
0; --IIC时钟高电平
scl_neg=1when(cnt_delay=10#249#)else
0; --IIC时钟下降沿
scl_low=1when(cnt_delay=10#374#)else
0; --IIC时钟低电平
process(clk,rst
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