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2024年大学试题(计算机科学)-verilog笔试历年真题荟萃含答案
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第1卷
一.参考题库(共30题)
1.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD://置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。
2.两个进程之间是（）语句。而在Always中的语句则是（）语句。
3.在verilog语言中，a=4b’1011，那么a=（）
A、4b’1011
B、4b’1
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