Advanced Packaging先进封装技术综述.pdf

一.FOWLP(Fan-outFan-inWaferLevelPackage)

先进封装（AdvancedPackaging）按照技术特点主要分为扇入型（Fan-in）封装和扇

出型（Fan-out）封装两种。传统的先进晶圆级封装多采用扇入型结构，主要应用于I/O引

脚数量较少的集成电路芯片，通过扇入型封装完成再布线（RedistributionLayerRDL）并形

成与外部互连的焊球或铜柱凸点。随着消费终端对电子产品性能要求的不断提高，以及光

刻机和芯片制造技术的持续推进，28nm及以下工艺节点逐渐成为主流，这使得一颗相同

面积的芯片会有更多的I/O引出端，传统扇入型封装已经不能完成在其芯片面积内的多层

再布线和凸点阵列排布，由此扇出型晶圆级封装（Fan-outWaferlevelPackaging

FOWLP）方式应运而生。扇出型封装突破了I/O引出端数目的限制，通过圆片/晶圆重构增

加单个封装体面积，之后应用晶圆级封装的先进制造工艺完成多层再布线和凸点制备，切

割分离后得到能够与外部电性能互连的封装体。

在FOWLP中存在两个重要概念,即扇出型封装和晶圆级封装。如图1所示,扇出型

封装(Fan-out)是与扇入型封装(Fan-in)对立的概念,传统扇入型封装的I/O接口均位于

晶粒(Die)的下方,I/O接口的数量受限于芯片尺寸的大小。

随着芯片技术的发展,I/O接口的数量已经成为制约芯片性能发展的短板之一,而扇出

型封装则可以利用重布线(RDL)技术和模塑化合物提供的额外芯片面积,将I/O接口分布

在晶粒之外,大大增加了芯片I/O接口数量,从而满足芯片日益增长的吞吐需求。

传统封装往往是将晶粒从晶圆(Wafer)上切割下来,再分别对晶粒进行封装,而晶圆级

封装则另辟蹊径,先将晶圆进行整体封装,再进行切割,更适合集成电路的大规模批量生

产。

相比于传统以引线键合（WireBonding）技术为基础的封装，扇出型封装在封装体

积、产品性能、封装成本和封装效率上都具有明显的优势。目前，扇出型封装已经成功应

用于众多不同功能芯片的封装，例如基带处理器、射频收发器、电源管理芯片、汽车安全

系统77GHz毫米波雷达模组、5G芯片、生物/医疗器件和应用处理器等。扇出型封装不仅

可以针对单一功能芯片进行高密度再布线封装，还可以完成异构/异质芯片的系统级集成封

装（SystemIntegratedPackaging，SIP）。通过扇出型封装方式灵活地将不同功能芯片集成

在一起，大大提高产品性能，也满足了终端产品小型化、智能化和高度集成化的发展要

求。

图1Fan-out封装与Fan-in封装示意图

纵观集成电路封装技术的发展历程,伴随着封装结构的布线密度和I/O接口数量的不

断上升,封装结构和工艺流程日趋复杂,引发的可靠性问题也逐渐增多。

行业发展及应用现状

2016年,台积电(TSMC)经过在先进封装技术上近十年的布局和技术沉淀,在FOWLP

领域开发了集成扇出型(IntegratedFan-out,InFO)封装技术,并成功应用于苹果iPhone7系

列手机的A10应用处理器,之后苹果每一代手机应用处理器都采用台积电的集成扇出型

封装技术,帮助台积电拿下苹果处理器芯片制造和封装订单。

在先进封装领域,AMD公司将多项先进封装技术投入商用。Chiplet,中文译名芯粒或

晶粒,是近期集成电路业界的热点话题,Chiplet是指预先制造好、具有特定功能、可组

合集成的晶片,该技术可以缩小单颗芯片面积,提高良品率,有助于企业控制生产成本和

提高迭代速度。

如何实现多芯粒之间的高速互联是实现Chiplet的技术难点,而FOWLP技术的高密

度重布线工艺满足多芯粒之间高速互联的需求。FOWLP技术的发展是Chiplet技术走

向商用的先决条件。

AMD公司在扇出型封装技术上投入巨资,并且在商业竞争中率先使用先进的

FOWLP技术,该技术路线帮助AMD公司在CPU和GPU领域追赶