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一、单项选择题（30分）
1．以下描述错误的是C
A．QuartusII是Altera提供的FPGA/CPLD集成开发环境
B．Altera是世界上最大的可编程逻辑器件供应商之一
C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境
QuartusII的更新换代新产品D．QuartusII完全支持VHDL、
Verilog的设计流程
2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是B
A．ModelSimB．LeonardoSpectrumC．ActiveHDL
D．QuartusII
3．以下器件中属于Xilinx公司生产的是C
A．ispLSI系列器件B．MAX系列器件
C．XC9500系列器件D．FLEX系列器件
4．以下关于信号和变量的描述中错误的是B
A．信号是描述硬件系统的基本数据对象，它的性质类似于连接线
B．信号的定义范围是结构体、进程//在整个结构体的任何地方都能
使用
C．除了没有方向说明以外，信号与实体的端口概念是一致的
D．在进程中不能将变量列入敏感信号列表中
5．以下关于状态机的描述中正确的是B
A．Moore型状态机其输出是当前状态和所有输入的函数
//Mealy型状态机其输出信号是当前状态和当前输入的函数
班级学号姓名
密封线内不得答题
B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟
周期
C．Mealy型状态机其输出是当前状态的函数
D．以上都不对
6．下列标识符中，B是不合法的标识符。
A．PP0B．ENDC．Not_AckD．sig
7．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结
构与工作原理的描述中，正确的是
C。
A//．FPGA即是现场可编程逻辑器件的英文简称CPLD复杂可编程
逻辑器件
B．CPLD是基于查找表结构的可编程逻辑器件
C．早期的CPLD是从GAL的结构扩展而来
D．在Altera公司生产的器件中，FLEX10K系列属CPLD结构
8．综合是EDA设计流程的关键步骤，在下面对综合的描述中，
D是错误的。
A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过
程
B．综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD
的基本结构相映射的网表文件C．为实现系统的速度、面积、性能
的要求，需要对综合加以约束，称为综合约束
D．综合可理解为，将软件描述与给定的硬件结构用电路网表文件
表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一
的）
9．嵌套使用IF语句，其综合结果可实现A。
A．带优先级且条件相与的逻辑电路B．条件相或的逻辑电路
班级学号姓名
密封线内不得答题
C．三态控制电路D．双向控制电路
10．在VHDL语言中，下列对时钟边沿检测描述中，错误的是D。
A．ifclkeventandclk=1‘’thenB．iffalling_edge(clk)then
C．ifclk’eventandclk=0‘’thenD．ifclk’stableandnotclk=1‘’
then
11．下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流
程B
A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件
测试
B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件
测试
C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件
测试；
D．原理图/HDL文本输入→功能仿真→适配→编
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