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本发明涉及一种基于FPGA的高效DDR访问自动控制方法，属于FPGA视频领域，包括以下步骤：S1：图像输入模块将传感器采集的视频图像数据输入到图像处理模块中进行图像处理；S2：图像处理模块根据图像处理的需求，并行发出DDR存储器的大规模读写访问请求；S3：DDR控制模块接收所有图像处理模块的并行读写访问请求，对访问读写请求进行资源分配，对当前读写缓存空间进行预测；S4：DDR驱动模块接收读写请求，转换为DDR硬件访问的指令和相关操作时序；S5：图像输出模块将经过图像处理后的一系列视频图像进行输出
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117573581A
(43)申请公布日2024.02.20
(21)申请号202311542136.0
(22)申请日2023.11.17
(71)申请人中国电子科技集团公司第四十四研
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