verilog实验报告完整版.doc

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VERILOG实验

系部名称

：

通信工程系

学生姓名

：

专业名称

：

通信工程

班级

：

学号

：

实验（一）一位全加器

源代码：

moduleFA_Df(A,B,Cin,Sum,Cout);

inputA,B,Cin;

outputSum,Cout;

assignSum=A^B^Cin;

assignCout=(A&Cin)|(B&Cin)|(A&B);

endmodule

moduletext_adder;

rega,b,cin;

wiresum,count;

adderceshi(.sum(sum),.count(count),.a(a),.b(b),.cin(cin));

initial

begin

a=0;b=0;cin=0;

#5a=0;b=0;cin=0;