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VHDL实验报告
姓名:孙豫龙
班级:电子0701
学号:200705030104
实验一组合逻辑电路设计
一实验目的:
1.熟悉mux+pluxII软件,可以进行新文件的编辑和文件的修改。
2.掌握门电路VHDL语言程序设计方法。
3.掌握选择器VHDL语言程序设计方法。
4.掌握加法器VHDL语言程序设计方法。
5.熟悉VHDL编程的基本方法。
二实验设备:
计算机
Max+PlusII软件
三实验原理及内容:
1二输入与门
实验原理
二输入与门是我们数字电路中的一个基础逻辑门电路,是最基本的逻辑门电路之一,也是最简单的逻辑门之一。它能实现两个输入端的相与,一般有三个端口。
二输入与门的表达式是:Y=ab
二输入与门的逻辑符号如图(1)所示,真值表如表(1)所示。
图(1)与门逻辑符号表(1)与门真值表
(2)实验内容
a.在mux+pluxII文本编辑环境下,打开新文本,编写两输入与门VHDL语言源程序,程序设计如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYand2IS
PORT(a,b:INSTD_LOGIC;
Y:OUTSTD_LOGIC);
ENDand2;
ARCHITECTUREbehaveOFand2IS
BEGIN
Y=aandb;
ENDbehave;
b.对源程序进行编译,按照提示进行修改,直至编译通过。
c.对编译程序进行仿真,分析并记录仿真波形,其仿真波形图如图(2)所示。
图(2)二输入与门仿真图
d.在自己的目录下保存相应的源文件、波形文件。
2四选一选择器
(1)实验原理
四选一选择器如图(3)所示,真值表如表(2)所示。
图(3)mux4管脚图表(2)mux4真值表
(2)实验内容
a.在mux+plusII文本编辑环境下,打开新文件,编辑四选一VHDL源程序文件,其程序设计如下:
LIBRARYIEEE
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYmux4IS
PORT(A:INSTD_LOGIC_VECTOR(1DOWNTO0);
D0,D1,D2,D3:INSTD_LOGIC;
G:INSTD_LOGIC;
Y:OUTSTD_LOGIC);
ENDmux4;
ARCHITECTUREdataflowOFmux4IS
BEGIN
PROCESS(A,D0,D1,D2,D3,G)
BEGIN
IF(G=0)THEN
IF(A=00)THENY=D0;
ELSIF(A=01)THENY=D1;
ELSIF(A=10)THENY=D2;
ELSEY=D3;
ENDIF;
ELSEY=0;
ENDIF;
ENDPROCESS;
ENDdataflow;
b.对源程序进行编译,按照提示进行修改,直到编译通过。
c.对编译通过的程序进行仿真,分析并记录仿真波形。其仿真波形如图(4)所示。
图(4)mux4仿真图
d.在自己的目录下保存相应的源文件
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