EDA实验报告_4位十进制频率计设计.doc

EDA实验报告

课程名称：EDA技术实验名称：4位十进制频率计设计

班级：姓名：

指导老师：签名：

实验目的

设计4位十进制频率计，学习较复杂的数字系统设计方法；

用VHDL硬件描述语言进行模块电路的设计；

掌握较为复杂的原理图层次化设计，熟悉详细的设计流程。

实验仪器

计算机一台；QuartusⅡ软件；U盘。

实验内容与步骤

在QuartusⅡ上完成4位计数器、测频控制器的设计以及4位锁存器的设计，根据以上三个设计完成4位十进制频率计的设计并验证。

1.4位计数器设计

（1）输入完整的VHDL语言描述，具体描述如下。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT4BIS

PORT(CLK:INSTD_LOGIC;

RST:INSTD_LOGIC;

ENA:INSTD_LOGIC;

OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0);

COUT:OUTSTD_LOGIC);

ENDCNT4B;

ARCHITECTUREbehavOFCNT4BIS

SIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

P_REG:PROCESS(CLK,RST,ENA)

BEGIN

IFRST=1THENCQI=0000;

ELSIFCLKEVENTANDCLK=1THEN

IFENA=1THENCQI=CQI+1;

ENDIF;

ENDIF;

OUTY=CQI;

ENDPROCESSP_REG;--进位输出

COUT=CQI(0)ANDCQI(1)ANDCQI(2)ANDCQI(3);

ENDbehav;

(2)模块图形符号及逻辑功能描述如图1所示。

图14位计数器结构体

（3）仿真结果及分析，结果如图2所示。

图24位计数器仿真波形

分析：对照波形进行分析，结果正确说明设计无误。

2.测频控制器的设计

（1）输入完整的VHDL语言描述，具体描述如下。

LIBRARYIEEE;--测频控制器

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYTESTCTLIS

PORT(CLKK:INSTD_LOGIC;--1Hz

CNT_EN,RST_CNT,LOAD:OUTSTD_LOGIC);

ENDTESTCTL;

ARCHITECTUREbehavOFTESTCTLIS

SIGNALDIV2CLK:STD_LOGIC;

BEGIN

PROCESS(CLKK)

BEGIN

IFCLKKEVENTANDCLKK=1THENDIV2CLK=NOTDIV2CLK;

ENDIF;

ENDPROCESS;

PROCESS(CLKK,DIV2CLK)

BEGIN

IFCLKK=0ANDDiv2CLK=0THENRST_CNT=1;

ELSERST_CNT=0;ENDIF;

ENDPROCESS;

LOAD=NOTDIV2CLK;

CNT_EN=DIV2CLK;

ENDbehav;

3.4位锁存器的设计

（1）输入完整的VHDL语言描述，具体描述如下。

LIBRARYIEEE;--4位锁存器

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYREG4BIS

PORT(LOAD:INSTD_LOGIC;

DIN:IN