计算机组成原理课设---不恢复余数的无符号阵列除法器.docVIP

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沈阳航空航天大学

课程设计报告

课程设计名称：计算机组成原理课程设计

课程设计题目：不恢复余数的无符号数阵列除法器的设计

院（系）：计算机学院

专业：网络工程

班级：

学号：

姓名：吴子娇

指导教师：

完成日期：2011年1月14日

沈阳航空航天大学课程设计报告

目录

TOC\o1-3\h\z第1章总体设计方案 1

1.1设计原理 1

1.2 设计思路 2

1.3设计环境 3

第2章详细设计方案 5

2.1顶层方案图的设计与实现 5

2.1.1创建顶层图形设计文件 5

2.1.2器件的选择与引脚锁定 6

2.1.3编译、综合、适配 7

2.2功能模块的设计与实现 7

2.3仿真调试 9

第3章编程下载与硬件测试 13

3.1编程下载 13

3.2硬件测试及结果分析 13

参考文献 15

附录（电路原理图） 16

沈阳航空航天大学课程设计报告

第1章总体设计方案

1.1设计原理

和阵列乘法器非常相似，阵列除法器也是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。

阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等，本实验设计的是不恢复余数阵列除法器。

本实验是利用一个可控加法/减法CAS单元所组成的流水阵列来实现的，一个可控加法/减法CAS单元包含一个全加器和一个控制加减的异或门，用于并行除法流水逻辑阵列中。逻辑结构图如图1.1所示。

图1.1不恢复余数阵列除法器的逻辑结构图

它有四个输出端和四个输入端。本位输入Ai及Bi，低位来进位（或借位）信号Ci，加减控制命令P；输出本位和（差）Si及进位信号Ci+1，除数Bi要供给各级加减使用，所以又输往下一级。当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。

CAS单元的输入与输出的关系可用如下一组逻辑方程来表示：

Si＝Ai⊕(Bi⊕P)⊕Ci

Ci＋1＝(Ai＋Ci)?(Bi⊕P)＋AiCi

当P＝0时,

Si＝Ai⊕Bi⊕Ci

Ci＋1＝AiBi＋BiCi＋AiCi

当P＝1时,则得求差公式：

Si＝Ai⊕Bi⊕Ci

Ci＋1＝AiBi＋BiCi＋AiCi

其中Bi＝Bi⊕1

在减法情况下，输入Ci称为借位输入，而Ci+1称为借位输出。

本实验采用不恢复余数的方法设计这个阵列除法器。不恢复余数的除法也就是加减交替法。在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。

在本次设计中被除数、除数、商、余数的符号位恒为零。被除数为X=X1X2X3X4X5X6X7X8；除数为Y=Y1Y2Y3Y4；商为C=C1C2C3C4；余数为S=S1S2S3S4S5S6S7S8。被除数X是由顶部一行和最右边的对角线上的垂直输入线来提供的，除数Y是沿对角线方向进入这个阵列。至于作加法还是减法，由控制信号P决定，即当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。

设计思路

是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。推广到一般情况，一个m位除n位的加减交替除法阵列由mn个CAS单元组成，其中两个操作数(被除数与除数)都是正的。其中被除数为X=0.X1X2X3X4X5X6X7X8，除数为Y=0.Y1Y2Y3Y4，商为C=0.C1C2C3C4，它的余数为S=0.000S4S5S6S7S8,阵列为8*4阵列。

单元之间的互联是用m=8,n＝4的阵列来表示的。被除数X是一个4位的小数：X=0.X1X2X3X4X5X6X7X8。它是由顶部一行和最右边的对角线上的垂直输入线来提供的。除数Y是一个4位的小数：Y=0.Y1Y2Y3Y4。它沿对角线方向进入这个阵列。因为，在除法中所需要的部分余数的左移，可以用下列等效的操作来代替：即让余数保持固定，而将除数沿对角线右移。商C是一个4位的小数：C=0.C1C2C3C4。它在阵列的左边产生。余数?R是一个8位的小数：S=0.000S4S5S6S7S8。它在阵列的最下一行产生。

最上面一行所执行的初始操作经常是减法。