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本发明涉及一种基于VivadoHLS的图像叠加显示方法,属于FPGA和软件技术领域。本发明使用VivadoHLS设计实现了两路实时视频流的叠加:其中第一路待处理的视频流为直接输入的视频流,第二路待处理的视频流存储在存储器中,视频处理模块在进行处理时从存储器中读出第二路视频数据与第一路输入的视频流运算叠加生成一路视频流,两路视频流的叠加为透明度的叠加显示。本发明提升了整体设计效率,能将更多时间集中在创建更高层次的高效设计上,实现更全面的验证覆盖范围。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117221652A
(43)申请公布日2023.12.12
(21)申请号202311249070.6
(22)申请日2023.09.26
(71)申请人北京计算机技术及应用研究所
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