EDA数字钟的设计实验报告.docx

成绩

成绩

指导教师

日期

五邑大学实验报告

实验课程名称：

EDA实验

院系名称： 信息工程学院

专业名称： 通信工程（物联网）

（一）实验目的：

设计并实现具有一定功能的数字钟。掌握各类计数器及它们相连的设计方法，掌握多个数码管显示的原理与方法,掌握FPGA的层次化设计方法，掌握VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，能实现清零，调节小时，分钟以及整点报时的功能。

（二）实验器材：

计算机 一台，EDA实验箱 一台。

（三）实验原理：

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四）实验内容：

正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。

按键实现“校时”“校分”功能；

用扬声器做整点报时。当计时到达59’50”时鸣叫。

方案：利用试验箱上的七段码译码器（模式7），采用静态显示，系统时钟选择1Hz。整个系统可以是若干文件组成，用PORT MAP 实现的方式；也可以是一个文件用多进程方式实现；亦或者是用文本和图形混合的方式实现；亦或者是用LPM参数化模块实现。

（五）实验步骤:

新建一个文件夹,命名为shuzizhong.

输入源程序。打开QuartusⅡ,选择File→new命令。在New窗口中的DesignFiles栏选择编译文件-的语言类型，这里选择VHDL File选项。然后在VHDL文本编译窗口中输入秒模块程序。

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秒模块源程序如下：library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;entity SECOND is

port(clk,clr:in std_logic; 时钟/清零信号

sec1,sec0:out std_logic_vector(3 downto 0); 秒高位/低

位

co:out std_logic); 输出/进位信号

end SECOND;

architecture SEC of SECOND isbegin

process(clk,clr)

variable cnt1,cnt0:std_logic_vector(3 downto 0);计数begin

if clr='1' then当ckr为1时，高低位均为0cnt1:="0000";

cnt0:="0000";

elsif clk'event and clk='1' then

if cnt1="0101" and cnt0="1000" then当记数为58（实际是经过59个记时脉冲）

co<='1'; 进位

cnt0:="1001";低位为9

elsif cnt0<"1001" then小于9时cnt0:=cnt0+1; 计数

elsecnt0:="0000";

if cnt1<"0101" then高位小于5时cnt1:=cnt1+1;

elsecnt1:="0000";

co<='0';

end if;

end if;

end if;sec1<=cnt1;sec0<=cnt0;end process;end SEC;

文件存盘。选择File→Save As命令，找到已经设立的文件夹，存盘文件名应与实体名一致。

创建工程。打开并建立新工程管理窗口，选择File→New Project Wizard命令，即弹出设置窗口，命名为1023019857。

将设计文件加入工程中。单击Next按钮，在弹出的对话框中单击File栏后的按钮，单击Add All按钮，将与工程相关的所有VHDL文件都加入此工程。

选择目标芯片。单击Next按钮，选择目标器件，首先在Device Family下拉列表框中选择Cyclone系列。分别选择Package为TQFP,Pincount为144和Speed grade为8,选择此系列的具体芯片为EP3C5E144C8。

工具设置。单击Next按钮后，弹出的下一个窗口是EDA工具设置窗口

—EDA Tool Settings.

结束设置。再单击Next按钮后即弹出工程设置统计窗口，单击Finish按钮，即已设定好此工程。

全程编译。选择Processing→Start Compilation命令，启动全程编译。

编译成功后，将VHDL文件设置成可调用的文件。在秒模块程序文件SECOND处于打开的情况下，选择菜单

File→Creat/Update→CreatSymbolFilesforCurren