《电工基础与测量》第14章-触发器和时序逻辑电路- 计数器.pptVIP

长沙理工大学 电气与信息工程学院 夏向阳 长沙理工大学 电气与信息工程学院 夏向阳 长沙理工大学 电气与信息工程学院 夏向阳 长沙理工大学 电气与信息工程学院 夏向阳 * 第14章 触发器和时序逻辑电路 广东水利电力职业技术学院电力工程系-供用电技术专业 * 第14章 触发器和时序逻辑电路 本章介绍时序逻辑电路（简称时序电路）的内容。所谓时序逻辑电路从逻辑功能上来看，任一时刻的输出不仅取决该时刻的输入信号，还取决于电路原来的状态；从电路结构上来看，不仅包含组合逻辑电路，更重要的是还必须有存储电路。存储电路用来保存电路的状态，所以说时序逻辑电路具有记忆性，实现记忆功能的基本逻辑单元是触发器。下面首先介绍触发器。 * 14.3 计数器 在时序电路中统计脉冲的个数称为计数，实现计数功能的逻辑电路称为计数器。计数器在数字系统中是使用最多的逻辑电路。计数器不仅能用于计数，还可以用分频、定时、产生节拍脉冲和脉冲序列等。 计数器的分类很多，下面介绍计数器几种常见的分类。 （1）按时钟脉冲控制方式分类，可分为同步计数器和异步计数器。同步计数器中各触发器的时钟脉冲连在一起，触发器翻转是同时发生的；异步计数器中各触发器的时钟脉冲不相同，触发器的翻转不在同一时刻发生。 （2）按计数进制分类，可分为二进制计数器、十进制计数器等。 （3）按计数时是递增还是递减分类，可分为加法计数器、减法计数器。若在加、减信号的控制下，既能进行递增计数又能进行递减计数的计数器称为可逆计数器。 14.3.1 同步计数器 1. 同步二进制加法计数器 二进制的加法计数规则是：当一个多位二进制数加1时，若其中第i位以下各位全为1，则第i位应变为原来的反状态，而最低位总是变为原来的反状态。这就是同步二进制加法计数器的工作原理。 * 图14.20是用4个下降沿触发的JK触发器构成的4位同步二进制加法计数器。其中JK触发器连接成T触发器的工作方式，其中Q0为最低位，Q3为最高位，C是向高位计数器发出进位信号的输出端。CP信号（计数脉冲）同时加在到所有触发器的时钟脉冲输入端。 图14.20 T触发器构成的同步二进制加法计数器 由T触发器的特性表14.9可知，当T = 0时触发器处于保持状态，当T = 1时，在下一个CP下降沿到达时触发器翻转。对图14.20有 可见，每当一个CP下降沿到达时触发器FF0总是翻转为原来的反状态，即Q0由1变为0，由0变为1；而FF1、FF2、FF3是否翻转取决于各自的低位触发器的Q端是否全为1。这正符合二进制加法计数的规则。 * 图14.20电路的状态转换过程见表14.12。在时序逻辑电路分析中，将这种描述在CP信号作用下电路状态转换过程的真值表称为状态转换表。 当第15个CP下降沿到达时有C = Q3Q2Q1Q0 = 1，接着第16个CP下降沿到达时C端又回到0，利用此时C端电位的下降沿可作为向高位计数器进位的输出信号。第16个CP下降沿到达时电路回到初始状态，即Q3Q2Q1Q0 = 0000。 CP Q3 Q2 Q1 Q0 C 0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 0 4 0 1 0 0 0 5 0 1 0 1 0 6 0 1 1 0 0 7 0 1 1 1 0 8 1 0 0 0 0 9 1 0 0 1 0 10 1 0 1 0 0 11 1 0 1 1 0 12 1 1 0 0 0 13 1 1 0 1 0 14 1 1 1